JPS5996587A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明はデータ処理装置、とくに論理アドレスから物理
アドレスへのアドレス変換を行うデータ処理装置に関す
る。

（従来技術） 一般に、こ（ＩＪようなデータ処理装置において使用さ
れるソフトウェアプログラムは論理アドレスを用いて書
かれているが、このソフトウェアプログラム全実行する
に当っては論理アドレスを物理アドレスに変換し、この
変換された物理′アドレスを用いて主記憶゛境直にアク
セス−ｆる。

この場合の論理アドレスから物理アドレスへの変換の一
例を示すと次のようになる。

論理アドレスは、例えば、′ｆＪ１図に示すように、ワ
ーキングスペース番号ＷＳＮ、ページ酢号、Ｌ’　Ｎお
よびページ内アドレスｉＰＡよ！＋　４・ｌｔＳ成さり
、ている。

これに対して、機械命令で読み貫きできるページディレ
クトリベースレジスタＰＩ用［？Ｉが１３’ｌｌ　エ３
：Ｉ　後述するアドレス変換演算装置の中に設けられて
おり、この内容が主記憶装置内に格納されているワーキ
ングスペースページテーブルディレクトリｖｖ−８ＰＴ
Ｉ）　　の開始アドレスを指示するポインタに表ってい
る。

このディレクトリＷＳＰＴＤｉｄ：、その各エントリト
シてページテーブルディレクトリワードＰ’Ｉ’ＪＭＪ
　＝もち、このワードＰｌ’ＤＷ　　は主記憶装置ｌＩ
Ａ　Ｍ中にワーキングスペース番号ごとに別々に設定さ
れているページテーブルＰＴの開始を指示するポインタ
となっている。

各ワーキングスペース番号ごとのページテーブルＦＴの
各エントリはページテーブルワードＰＴＷで、これは、
各エントリの（格納開始番地からの）相対番地と同じ値
をもつページ番号１）　Ｎに対応する物理ページの格納
開始番地（これ全ページベースアドレスＰＢＡと称す）
を指示するポインタとなっている。

このような構成になっているので、論理アドレスから、
物理アドレスへの変換に際しては、まずページディレク
トリベースレジスタＰ　ＩＪ　ｆ３１１の内容と論（里
アドレスのワーキングスペース番号ＷＳＮとの和で指定
されるメモリアドレスによって主記憶装置Ｍ　Ｍにアク
セスし、この論理アドレスのワーキングスペース番号Ｗ
ＡＮに対応するページテーブルディレクトリワードＰＴ
ＪＭ　’ｆｚ読み出す。

仄に、上で読み出したページテーブルディレクトリワー
ドＰＴＤＷと論理アドレスのページ番号ＰＩ’Ｊとの和
で指定されるメモリアドレスによって再び主記憶装置Ｍ
　ｉ’、４にアクヒスし、この論理アドレスのワーキン
グスペース番号ＷＡＮとページ番号■とに対応するペー
ジのページテーブルワードＰＴν〜Ｉを読み出す。

こうして、この論理アドレスのワーキングスペース番号
Ｗ　Ｓ　Ｎおよびページ番号ＰＮに対応する物理ページ
の格納開始アドレスつ一！ｆ、リベージペースアドレス
ｐＢＡ＋ａみ出し、これと論理アドレスのページ内アド
レスＩＰＡとを結合することによりこの論理アドレスに
対応する物理アドレスへの変換が完成する。

以上の例で判るように、論理アドレスから物理アドレス
への変換［は、再度にわたる主記憶装置Δ５Ｍへのアク
セスを必要とする。このため命令実行中に論理アドレス
が現われるごとに上述の論理アドレスから物理アドレス
への変換演算をイイなつと処理速度が非常に遅くなると
いう欠点がある。

この欠点を除去するため、従来の論理′ｒアドレスら物
理アドレスへの変換を行なうデータ処理装置［卦いては
、変換前の論理アドレス情報とこの論理アドレスに対す
る変換後の物理アドレス情報とを特定組数だけ貯蔵して
おくためのバッファ（以後こｊＬ　ｉ　Ｔ　１．Ｊ　Ｉ
）　：　）ランスレージョンルックアザイドバッファ　
１’ｒａｎｓ　１ａｔ　ｉ　ｏｎ　７＋００に；Ｉｓ　
１ｄｅ１（ｏｆｆｅｒ）　ｆ設け、ある論理アドレスが
与えられるとこのＴＩ、Ｂ中にその論理アドレスがすで
に貯蔵されているか否か全連想的に索引し、もし貯蔵さ
れている場合には対応する物理アドレスを読み出してこ
れを用いる、Ｆたもし貯蔵されていない場合［は上述の
ようなアドレス変換演算（以後変換演算と称す）全行な
って対応する物理アドレスを求めてこれを１吏用するが
、それとともにＴ　Ｌ　Ｂにこの変換演算によって新ら
しく得られた、論理アドレスと対応する物理アドレスと
の１組を貯蔵して（このために以前から貯蔵されていた
別の１組がこの新らしい組によっておき替えられる）、
’Ｊ’　Ｌ　Ｂを更新する。こうして−回の変換演算に
よって得られた結果をできるだけ多く利用し、新らしい
変換演算の必要が生ずる確率をできるだけ小さくして処
理の高床化をはかっている。

以上のように、ＴＬｆ３ｆ設けることによって冗長な変
換演算の生ずるＩぴ率を小さくできる。

次に、この変換前３Ｔそのものの所要時間を短：ｆｌ＃
ｊするために従来次のような手段が用いられている。

上述のよって、変換演算を行なうためにはＦＴ度にわた
シ主記憶装置へ４へ４から読出しを行なう必要がありそ
のための遅れ時間が問題になるが、よく知られているよ
うに、上記憶装［Ｍ、　１’Ｖｉからの醗出しに対１．
ては主記憶装置ＭＭとは別にキャッシュメモリを設ける
ことにより、この読出し１［ケ間を短縮することができ
る。

すなわち、主記憶装置Ｍ、　Ｍとは別に、それよ、りも
容量が小さく、かつ、高速のキャッシュメモリを設け、
主記憶装置ＭＭから情報な１ｈ’Ｑみ出す場合には、ま
ず、このキャッシュメモリに読み出すべきメモリアドレ
スの内容に対応するｆｉＹ報が格納されているか否かを
チェックし、もし、キャッシュメモリにあれｄ：これを
そのままキャッシュメモリから読み出して用−１な１ｂ
場今にかぎり主記憶装置Ｍ八４にア、クセスしてこのメ
モリアドレスの内容を読み出して用いるが、それととも
に、このメモリアドレス情報とそのメモリアドレスに対
応する読み出した情報とを組としてキャッジ−メモリに
格納ｌ〜でこれを更新し、次に同じメモリアドレスに対
する餅み出し要求が生じた場合に（はこれを利率的に改
善できる。

前述のような変換演算に必要な生記憶装ｆｔ’ｉ：Ｍハ
４からの情報読出しくＣ対しても、このキャシュメモリ
全弁して行なうようにすれば変換演算に対する所要時間
が数面される可能性のあることは明らかである。

（７かし々から、前述のよりな゛ｒＬＢ分有するデータ
処理装置においては、一般に、変換演算要求の発生け、
一般の主記憶装置開用し９求のうち生に比較して簾かに
少ないため、変換演算に、Ｊ：リキャ１，７シーメモリ
に一旦貯えられた変換演算に必要な主記憶装置１＼・ド
１４内の１ｎ報がそのまま保持されて以後の変庚演算に
オ・いて利用されるという確率し１，４Ｉ敢メで低くか
り、この結果変換演算に対してＶよ、一般のキャッシュ
メモリによる１品出しＩＩＩ’口Ｔ（Ｊの１反−１９は
余り期待できないという第１の問題がある。

第２の問題として、一般の主記憶装置Ｎｔ絖出し°局求
でキャッジ−メモリ中に登録さｆ７．ていた内容が、変
換演算のために追い出されてしまい、一般の主記憶装置
読出しに対するキャシュメモリ索引が失敗１−る確率を
高めるという不利な面もある。

上述の第１および第２の問題ケ救うために従米次のよう
な方法が知られている。

すなわち、キャッジ−メモリの領域を二つｖｃ　１）・
割し、その一方の領域′？ｃ演算処理装置（以下Ｃ１’
ｔＪ　）が主記憶装置ＭＭから情報音読み出す場合の一
般のキャッシュメモリとして使用し、もう一方の領域を
、変換演算のために主記憶装置ＭＭから情報に読み出す
ためだけのキャッシュメモリとして専用に使用する。

こうすることによって、変換演算によってキャッシュメ
モリに格納された主記憶装置へ（Ｍの情報は、一般のＣ
Ｐ　Ｕの主記憶装置１＼４Ｍからの情報ｆか出しによっ
ては財歿すされなくなるｆｃめに、それだけ変ｗ８演算
に対するキャッジ−メモリの有効度を改善することがで
きる。

また、ＣＰＵ用１須域に登録さＪｌ、ていた内容が変換
演算のために追出されることもなくなるＩＱで上述の第
２の問題も回避できる。

しかしながらこの方式によると、一つのキャッジ−メモ
リ’ｉ　ＣＰ　Ｕと７′ドレス変換演：ｆｉ、装置とが
共用し、しかも、ＣＩ）Ｕが）ｆ−４いるキャッジ−メ
モリの領域と、アドレス変換演算装置が用いるキャッジ
ーメモリの領域とを分Ｆｉｌｌ　Ｉ、　２ｉ：ければな
らないため、制御が陵４Ｋｆ、　ｌ’こなりそれだけ遅
ノ１１時間が増加し、また０１日Ｊが使えるギャッシュ
メモリ容１ｄ、が減小するという欠点を有している。

（発明の目的二 不発明の目的は上述のこれらの欠点を除去するようにし
たデータ処理装置全提供するにある。

（発明の：構成） 本発明の装置は、中央処理装置と主１；Ｕ：憶装置とを
含み論理アドレスから物理アドレスへのアドレス変換を
行なうデータ処理装置であって、変同前のアドレス情報
と該情報に対応する変換後のアドレス情報とを貯蔵して
連想的に物理アドレスを・得るようにｔｆ７Ｊｒｉ′ｉ
、Ｉ−、たアドレス変換貯蔵手段と、変堕前のアドレス
情報と該情報に対応する変換１安のアドレス情報￥報と
全貯蔵して連想的に物理アドレス孕イ！３．６（うに構
成（７た前記アドレス変換貯蔵手１−タよりも低速大稈
量の補助アドレス変換貯蔵手段と、所足の手順によるア
ドレス変換演算を実行し指定された論理アドレスを対応
する物理アドレスにアドレス変換１−るアドレス変換演
算手段とを有し、前記中央処理装置からの論、吐アドレ
スで前記主記憶装置全アクセスする際に＋；ｉＪ記アド
レス変喚貯変換段から対応する物理アドレスが得られた
場合には該′物理アドレスを用いて前記主記憶装置ケア
クセスし、前記アドレス変換貯１１□（手段から対応す
る物理アドレスが得られずかつ前記補助アドレス変換貯
蔵手段から対応する物理アドレスが得られた場合には該
物理アドレスを用いて前記主記憶装置をアクセスすると
ともにこれを用いて前記アドレス変換貯蔵手段をこの物
理アドレスが含まれるように更新し、前記補助アドレス
変」％貯蔵手段からも対応する物理アドレスが得られな
い場合には前記アドレス変換前−００手段を用いて対応
する物理アドレスを求めて前記主記憶装置腹をアクセス
するとともにこり、ｆｌ４いて前記補助アドレス変喚貯
蔵手段と前記アドレス変換貯蔵手段とをこの物μ］ｉア
ドレスが含まれるように更油する。

発明の従来例 次に図面を参１］６シて本発明を１ｉ−１’細に説明す
る。

最初に比較のために従来例についてｄ；ａ明する。

第２図は第１の従来ｌ＋ｌｌを示すブロック図である。

本例においては、中央処理装置１′　（以下ＣＰＵＩ’
）、アドレス変換演算装置２′、アドレス変（奥貯＃：
装置＆　３　’　（以下’Ｉ１．’　Ｌ、１３３’　）
　ｋ　Ｊ：　ヒ主記憶’に匝４　’　（以下ｌ５４Ｍ４
’　）全有していて、ＣＰＩＪＩ’がある論理アドレス
で指定さｔＬるへ摺４′のメモリアドレスにアクセスす
る場合には以下のようになる。

Ｃ１ゝ［月′はライン１００’　　を介して論Ｔ、！ｌ
ｊアドレス全出力する。この論理アドレスは第１図に示
したような（１１り成になっているがこの論理アドレス
σ〕ページ内アドレスＩ　Ｐ　Ａの部分はラインＨ１’
ｌ’　［よって分配され残シのｆｌ１分がうｆン１　ｆ
ｌ　２’を弁して１”　ＩＪＩ（３’　　に１１（給さ
ｉする。

もし、こうして供給された論理アドレスに対応する物理
アドレスがＴＬＨ３’中に丁て゛゛１；１；存在れｔｒ
」’、、ライン３００′から変換成功信号が現われ、ま
／とライン３０１′からページ内アドレス金除いた′物
理アドレスつ１リページベースアドレスｐ　ＦＪ　Ａ　
カ読み出される。これとライン［１１’からのページ内
アドレスｉＰＡと全合成してアクセスすべき物理アドレ
スとし、これを用いてＣ＼４Δ４４′１にアクセスする
。

もし、ライン１０２’を介して供給さ力、た論理アドレ
ス１て対応する物理アドレスが’Ｉ’ＬＩ３３’に存在
しない場合（（は、ライン３０２′から変換不成功信号
が現われ、これがアドレス変換演算装置２′に供給され
、前述した手続きに従って論理アドレスから物理アドレ
スへの変換演１ツ欠開始する。すなわち、前述のライン
１０２′で供給さｉｌ、る論理アドレスと変換演算装置
２′内に含まれるページディレクトリベースレジスタＰ
Ｉ）ＢＥＬ　（＋図示せず）とを用いて、ＭＪＳ４．４
’のワーキングスペースページテーブルディレクトリＷ
ＳＪＪＴ１）内のページデープルディレクトリワードＩ
’Ｔｌ）Ｗに対応する物理アトＬ／スを求め、これ全ラ
イン２００’ｆｆｉ弁して出力して■ハ′よりページテ
ーブルディレクトリワードＰ　’Ｊ、’　、１．）シｖ
＝６ｉｆｆＧみ出し、ライン４００”を介【７．てアド
レス変換ｌ買算装置２′に供給する。

仄にアドレス変換演算装置２′ｄ八これとライン１０２
’から供給された論理アドレスのページ番号ＰＮとによ
りページテーブルＰＴの中のページテーブルワードＰＴ
Ｗに対応する物理アドレスを求め、こすしを再びライン
２００’ｉ介して出力して上述と同様にしてＭｌｌｌ、
４４　’よりページテーブルワードＰＴＷ、つまりライ
ン１０２′から供給された論理アドレスに対応する物理
アドレスを耽み出（〜、とを連想的に結合した新らしい
組を作り、これを論理アドレスの値によって予め定まる
格納場所に格納する。すなわち、　’Ｉ’ＬＨ３’　　
の芥晰はライン１０２で供給される論理アドレスで区別
できる全数よりも遥かに少々いので、論理アドレスの特
定の桁だけを用いて格納場所全区別する。このためＴＬ
Ｂ３’の一つの格納場所に格納すべき論理アドレスは一
般に複数個あり、ある時点ではこれら複数の論理アドレ
スの中で最も新らしく現われたものが格納されている。

そして新らしい変換演算が行なわれるごとにその論理ア
ドレスに対応する格納場所はこの新らしく作られた組に
よって更新されることになる。

さて、こうして’Ｉ’ＬＢ３’　が更や「されるととも
［％その論理アドレスに対応する物理アドレスつまりペ
ージベースアドレスＰ　１３　Ａは直ちにライン３０１
’を介して読み出され、これとライン１０１′からのペ
ージ内アドレスＩ　、Ｐ　Ａとがｆ）成され物理アドレ
スとしてマルチブレクザＭ、［Ｊ　Ｘ　］　’　（Ｉ７
弁してへ引Ａ４’に供給され、　ＣＪ’ｔＪｘ’　が最
初に必要と（〜たＭ、Ｍ、４’に対するメモリアクセス
を行なうこととなる。

以上のように、この従来例は、　’Ｊ”ＬＨ３’　　全
設け′　　ることにより、アドレス変換演牌、装置２′
による冗長な変換演算の必要回数全滅じこれに上り論理
アドレスから物理アドレスへの平均変換時間の短縮を実
現し、また１ｉｆｔ成が非常に簡１１）１であるという
特徴を有している。しかしながらその反ｉＬ＋＋　、ア
ドレス変換演算装置２′が変換演算全行なう際のＮｌｔ
＼４４′に対する読出し時間の短縮はＪｆｌ待できない
という欠点を有している。

次に、第２の従来例として、」二連の第１の従来例に、
東にキャッジ−メモリ６“を追加し、このギャッシーメ
モリの領域１ｃＰＵ用領１戊と、アドレス変換用領域と
に分割した例を第３図にブロック図として示す。

本例にかけるアドレス変換演算装置２“の変換演埠の動
作は下記のようになる。前例と同様にして、ライン３（
）２″を介して変換不成功信号がＴＬＩ３γからアドレ
ス変換値ｖＴ、装置２“に供給されると、装置２“け変
換演算を開始する。前述と同様にして、装置２“はペー
ジテーブルディレクトリワードＰ’ｌ”ＪＩＷの物理ア
ドレスを求め、これをライン２　（１０”。

もし、キャッジ−メモリ６“のアドレス変換用領域にこ
の物理アドレスに対応する１〜４Ｎ１４“の内容が存在
していればそれがギャッシーメモリ６“からライン６０
　（１″をブｒして読み出さｉｔ％マルチプレクザへ什
×４“およびライン４（’、Ｏ”（ｉｌ−介してアドレ
ス変換演算装置２“に供給さね、る。この場合にはキャ
ッジ−メモリ６“の高速性のために１ｊｌｌ＼、Ｉ　４
０かテーブルディレクトリワードＰ　”１．’　ＪＪＷ
　’ｋ　ａみ出すことができる。

塘た。もしキャッシュメモリ６“のアドレス変換用頭載
にこの物理アドレスに対応するＭＭ４“の出し指示が出
され、前述のライン２００“およびライン３３２“を弁
して１１（恰される物理アドレスにより指定される惠４
４“の内容、つ゛まＩ２ページテーブルディレクトリワ
ードＰ　’Ｊ’　Ｌ）ＷがＡ／＋Ｍ４“よりライン４．
００”Ｔｈ介して読み出さ＋５一方では、マルチプレク
サＭＰＸ４“およびライン４６０“を介してアドレス変
換演算装置２”へ供給されると共に、もう一方ではキャ
ッジ−メモリ６“にも供給さコ′シ、このアドレス変換
用領域の［）１１述のライン３３２“で供給される物理
アドレスで定するＩ！ｐ　５ｆの格納場所に格納されこ
の内容を更新する。

かくしてキャッジ−メモリ６“のアドレス変換用領域に
は演算りＶ換に必要な［＼４１刷４“の内容が更新た′
＃′換演惇に必要々ＭＭ、４“の内作ば］１“６い＋ｒ
ｆＭ率でキャッジ−メモリ（ｉ　″Ｏ’７ドレス変換ｊ
ｒＪ＋ｉＮ　：１ｊｔ１２に保持さｉ１２．この結−果
変換演算に際して八４Ｉ＼１４“全アクセスする１／、
・要が生ずる確率を減小することになる。

このようにして、キャッシュメモリ６“の存在により、
−アドレス変換演算装置け２“が変換演τ中のため［Ｍ
Ｍ４“から情報を読み出す場合の平均続出し時間ケ大い
［減小することができる。

この場合に、キャッシュメモリ６“の構成を闇単にして
％ＣＰＵＩがＭ、Ｍ−４“から情報を硯み出すために用
いる通常のキャッジ−メモリをその丑まアドレス変換演
算装置２“がＭ、Ｍ、４“から必要な情報を読み出すた
めのキャッジ−メモリとして流用すると、下記のように
殆んど効果を期待できなくなる。すなわち　ＣＰＵ１“
によるん１へ４４“からのＩｆｆ報ｉ坑出しの回数がア
ドレス変換演算装置２“によるＭＭ４“から情報流出１
〜の回数よ）も圧倒的に太きいため、変換演算に必要な
Ｍへ４４“の内容が共通のキャッジ−メモリ５の中に保
持されている確率が極めて低くなり、逆に、ＣＰ０１″
の使用する内容全アドレス変換演算動作時点でキャッシ
ュメモリから追出してしまう可能性もあり、性能低下奮
きたし、共有化の意味は薄れ、また変換演算に対して殆
んど効果ケ期待できないことになる。

そこで本例に示したように、（、’　ＰＵ　Ｊｌ　１ｉ
自戦とアドレス変換用領域とに分割した・領域をもつキ
ャッシュメモリ６“全書いて上述の問題全避けている。

従って本例のギャッシーメモリ６“ｒ、Ｌ、ＣＩ”Ｕｔ
”がＭＭ４“から情報を１ｉ元み出す場合（でも用いら
れ、この場合にはキャッジ−メモリ６“のＣＩ）　Ｕ用
領域が用いられる。

このように、本例においてる」キャッシュメモリ６“を
設けることにより変換イ貞算の平均所要時間の短縮に効
果をあげているが、キャッジ−メモリ６“が、ＣＰＵ　
１“とアドレス変換：ｔｌ　：Ｑ−、袈ｆｉｔ　２“と
に共用され、しかも両者によって防用さ１＋−る領域を
分割する必要があるため４１を成が非？δに却雑になる
という欠Ａ”ｘ有している。

とくに、このように二つの領１或に分′、−１ｌｌする
とＣＰｔＪ用領域の必要容部−の方が圧倒的に大きくな
り、動作速度その他の特性もこの大容量のＣＰＵ用キャ
ッジ−メモリとしての特性に抑えられ、アドレス変換演
算用キャッシュメモリとしては必らずしも最適化されな
い。一方、ＣＰＵ用キャッジ−メモリからみると、キャ
ッシュメモリ容隈がアドレス変換演算用にとられた分だ
け減小しヒツト率が低下するという不利な而もある。

また、キャッジ−メモリに使用される論理回路も両者に
共用されるため構成が複雑になりピンリミットの問題も
生ずる。

本発明の装置は以上のような従来例の欠点全除去するも
のである。

（発明の実施例） 次に、本発明をその一実施例について旧市を参照して詳
細ｖｃ説明する。

第４図は本発明の一実施例を示すブロック１ツ１である
。

本実施例は、中央処理装置１（以下（１：Ｐ　１１　）
、アドレス変換演算装置２、アドレス変換貯蔵装置３（
以下ＴＬＢ３）、主記憶装置４（以下ＭＡｉ４）および
１１Ｒ助アドレス変（負貯蔵装置５（以Ｆへｉ”　Ｌ　
Ｈ５’）を有している。。

本実施例のＴＬＢ３ｒまｓ　ｆｆｎｆｉ　’、’：’ｆ
、アドレス（ページ内アドレスＩＰＡ部分を除いた論理
アドレス）とそれに対応する・物理アドレス（つ−まり
ページベースアドレスＰＢＡ）とを後、Ｔホするような
組とし、このような組を０組格納する格納すＡ所を有し
、任意の論理アドレスが与えられると、この論理アドレ
スに対応する組がこの０組の中に存在しているか否かを
判定し、もし存在している場合には変ｉ奥成功信号を出
力するとともに、この論理アドレスに対応する物理アド
レス金連想的に６元み出しくつまりこの論理アドレスと
組になっている物理アドレスを読み出し）で出力゛「る
、またもし存イＥしていない場合には変（尭不成功信号
全出力１″る。

Ｔ　Ｌ　Ｈ３の容ｒ＃Ｕ　＆よ、与えられる論１１１１
アドレスで区別できる総数よりもイかに小さいので、す
べての論理アドレスに対してこのような組を予め全部作
っておくことはできない。そこで讐求され、る論理アド
レスに対応する組の存在確率をなるべく高く保つために
格納内容の更新を常に行なっている。

格納内容の更新は、　”Ｊ’ＬＩ３３に論理アドレスと
そ、ｌ′Ｌに対応する物３Ｍ１アドレスとをそれぞれ外
ｔ１１１から供給し、ノ４込みを指令することにより行
なわノ］、る。

この場合、ある論理アドレスとそれに対応する物理アド
レスとの絹を格納すべき格納場所は、その論理アドレス
により定まるように構成されている。

す々わぢ、今、芥１幹ＧがＤｇ桁の２進数で表わされ（
つ−ｊｆ、υ２り＝ＯとＪ−る）、また、論理アドレス
はＪ）　１３桁の２．随数で与斤−られるとする。［Ｊ
しＩ）ｌ）Ｄｇ　　である。こうすると’ｌＩ’Ｌ、Ｂ
３のすべての格納場所は１）２桁の２進数で指定できる
ことになる。そこで今、ある論理アドレスとそれに対応
する物理アドレスとの絹が与えられたとすると、この与
えられｆ（１）１桁の論理アドレスの中の下Ｊ）２桁で
指定される上）ホのＴｈＩ４の格納場所に、以下のよう
な形でこの組のデータを格納する。すなわち％１、蒲理
アドレス部データとしては１）１桁のすべてを用いずに
、上記下Ｄｇ桁？除いた部分、つまり与えられた論理ア
ドレスの上１ｎ’−１１ｇ桁の部分だけを用い、また、
物理アドレス部データとしては与えられた物理アドレス
をそのまま用い、この両部データを組として上記格納場
所に格納する。

これによって、与えもれブヒ論理アドレスに関する情報
杆、上Ｄｌ−Ｊ）２桁の７４区分がそのままのデータの
形で、また下Ｄｇ桁の部分は格納場所の番地の形で保持
されることになる。

このような格納方式企とることにより、論理アドレスが
定オれば、その組の格納場所（従って新らしいデータに
よって更新すべき格納場所）　（ｒＩ５ビ寸ろ。

また、論理アドレスがＪうえらｉｌて、それに対応する
物理アドレスを連想的に読み出すに（は、下記のように
１１なう。与えらｉ７た論Ｊ＋、１！アドレスの下ＪＪ
ｇ桁で定まるＴ　Ｌ　Ｂ　３の格納場所、つまｐ方えら
れた論理アドレスにより５．ピまる上述の格納場所に格
納されているデータの組′ｆＩ−訊み出し、この組の論
理アドレス部データと、与えられた論Ｊｌｊアドレスの
上１）１３−Ｄｇ桁の部分とを比較して両省の一致／不
一致と判定する。もし、一致が４−１１定された場合に
は変換成効信号を発生し、この場合には、上１１１＼の
読み出したデータの組の物理アドレス部データが所望の
物理アドレスになっているのでこれを外部に出力する。

またもし、不一致が判定された場合には変換不成功信号
を発生する。

こうして、力えられた論理アドレスに対応する組が存在
するか否かを一回の読出しだけで判定でき、高速動作が
可能となる。

さて、以Ｊ二のような動作を行なうために′閂、　１１
３ｉ　Ｉｔ、　Ａ　Ｍ（ランダムアクセスメモリ）によ
るｄ己１啄回路が主体となって構成されているが、一般
にこのような記憶回路は、容！ｔｈを大きくづ−れＩ：
］ｒ　Ｊ３鮭的に抗出し時間が遅くなるという特性をも
っている。

本実施例においては’ＩＩ’　Ｌ　ｆ３３の−一まかに
、こ力と全く回じ上述のような機能をもつ補助アドレス
変関貯ノｐ装［５（以下ＡＴＩ、Ｂ５）が設けられてい
るが、両者の相異点はＴｈＩ４が高速で比較的小各所で
あるのに対しＡ　ＴＬ　Ｂ　５はＴｈＩ３　　よシも低
速で、そのかわり太容ＭＨｒ−有している点にある。

本実施例は、このＴＩ、ｌ：＋３とＡｉ”ＬＢ５　　と
が異なる階層で動作するように４７ＪＪ成し、その結果
、単にＴｈＩ４の容量を増すよりも有効に平均アドレス
変換時間の改善を達成するものである。

さて、木実殉例の１す１作は下１；１［のｉｌＱりであ
る。

ＣＪ’［ＪｌがＭ−Ｍ、４に対するメモリアクセ７７行
なう場合にはＣＰＵＩはライン１００をづ「して旭１図
に示す形式の論理アドレスを出力し、ライン１０３を介
してＵ’　Ｌ　Ｂ　３およびＡＴＬ１３５　　に対する
イネーブル信号を供給し、また、ライン１０４に介して
メモリアクセス指示信号全出力する。

ライン１００を介して出力さり、た論理アドレスは、そ
のページ内アドレスＬ　Ｉｊ　ＡｆｌＳ分がライン１０
１で分離され、残りのワーキングスペース番号ＷＡＮお
よびページ番号Ｐ　Ｎの部分がライン１０２に介してＴ
ｈＩ３．　ＡＴＩ、＋３５　　およびアドレス変換演′
Ｓγ装置筺２のそれぞれに論理アドレス入力として加え
られる。

さて、ライン１０３からのイネーブル信号によフィネー
ブルされた’Ｌ’　Ｌ　Ｂ　３　ｆは、ライン１０２で
供給された論理アドレスにより指定される組が内部に、
（、「在するか否か全判定し、・モし存在する場合には
ライン３００に変換成功信号画号全出力し、またライン
３０１に与えられた論理アドレスに対応する物１１１！
アドレス（つまり対応するページベースアドレスＰ　１
３Ａ　）全出力する。

ライン３００に出力された変換成功信号は、一方ではＡ
’、ｌ”、ＬＢ５１（禁止信号として与えられｉ’ＬＢ
３が変換に成功した場合（（はＡＴＬＨ５の動作を抑市
するように制御し、もう一方ではゲー）ＡｉＫ与えら、
（１−、ライン１０４’ｅ介して出力された前記メモリ
アクセス指示信号の辿過全許す。こうしてゲートＡｌ全
通；ｉｌ・ｉ　Ｌ、　／ヒアクセス指示信号は、さらに
論理和ゲートＪｌ＋　、マルチプレクサＭＰＸ２訃よび
ライン１２３５？介しメモリアクセス指令信号としてＭ
　Ｍ　４に加わる。

一方ライン３０１’（ｉ＝介して出力されたページベー
スアドレスＩ’ＢＡは、マルチプレクサＭＰＸ４および
ライン３５０を弁し、ライン１３５において、ライン１
０１を介して出力された前述のページ内アドレスｉ　Ｐ
　Ａと合成されライン１００から出力された論理アドレ
スに対応する物理アドレスとなり、さらに、マルチプレ
クサへ４．ＰＸｌ−よびライン１３２ｇを鋤して、　ア
クセスすべき物理アドレスとしてＭＭ４に供給される。

このように、要求された論理アドレスにより指定される
組がＴＬ、ＩＪ３の中に存在する場合には、Ｔ　Ｉ、　
ＩＪ　３から物理アドレスｔｈＩ読み出すだけでアドレ
ス変換が行なわれ、指定されたメモリアクセスを実行で
きる。

次に、ライン１０２で供給される論理アドレスで指定さ
れる組が’Ｊ’　Ｌ　Ｈ３の内部にイｒ在しなかった場
合には以下のようになる。

この場合にはライン３００１１７）変換成功信号がＩＪ
ｌないために、前述のＡＴＩ、ＩＪ５に対する抑止が行
なわれず、ＡＴ、ＬＩＳζはう１ン１０３の前ｄ己イネ
ーフ゛ル信号によりイネーブルが継続される。さて、こ
うしてイネーブルされたＡ’Ｊ’ＬＢ５は、ライン１０
２で供給された論理アドレスにより指定される組が内部
に存在するか否かを判定する。もし存在する場合には以
下のようになる。

まずライン５ｏｏｖｃｓ換成功信号を出力し、またライ
ン５０１に与えられた論理アドレスに対応する物理アド
レス（つまり対応するページベースアト１／スＰ　Ｂ　
Ａ　）を出力する。

ライン１０４からのメモリアクセス指示信号は、ライン
３０２からの変換不成功信号とライン５００からの変換
成功信号によりゲートＡ２を通１′菟し、さらに論１１
１！和ゲート几、マルチプレクサＭ　ｉ’　Ｘ　２およ
びライン１２３１介しメモリアクセス指令信号として〜
ｉ、　Ｍ、　４に加わる。

一方、ライン５０１を弁して出力されたページベースア
ドレスＰ　１３　Ａは、一方ではマルチプレクサＭ、Ｐ
Ｘ５を弁してＴＬＨ３’ｆ−更新すべき物理アドレス入
力としてＴ　Ｌ　１３３に供給され、もう一方でｔよマ
ルチプレクサＭＰＸ４．ライン３５０．ライン１３ｇ。

マルチプレクサＭＰＸ１およびライン１３２！；に弁し
てＭ、　Ｍ、　４　Ｋ供給される。

マルチプレクザＭｐｘｂ、’ｉ介してＴＬＢ３１に供給
す＋Ｌｆｃページベースアドレスｌ）　Ｂ　Ａは、ライ
ン１０２を弁してＴＬＢ３ｖｃ供給されている論理アド
レスにより前述のようにして足まる格納当所に、論理ア
ドレスから定まる前述の論理アドレス部データとともに
、物理アドレスス４］＜データとして組となって格納さ
れ、ＴＩ、８３を更新する。

また、ＭＭ４には、前ノホの場合と全く同様にして、ラ
イン１２３５’＜介して２メモリアクセス指令信号が、
またライン１３２！；に介してアクセス−ｒべき物理ア
ドレスが加わり、指定されたメモリアクセスが実行され
る。

このように、与えられた論理アドレスにより指定される
組が’Ｊ’　Ｌ　１３３の中に存在４１−ず、かつＡ’
ｌＪ’Ｊ、Ｂ５の中に存在する場合には、　Ａ’ｌ’Ｌ
Ｌ！５から物理アドレスを読み出してアドレス変換を行
ない、これを用いて指定されたメモリアクセスを行なう
と同時に、このＡ’ｌ”Ｌ１３５から読み出した物理ア
ドレスを用いてＴｉ、Ｂ３を四新する。

さて次に、与えらｉ］、た論理アドレスによりｌ背定さ
れる組がＴＬＢ３の中に存在せず、かつ、　Ａ’Ｊ’Ｌ
Ｈ５の中にも存在しない場合には以下のようになる。

この場合には、前述のように、ｘｉ”ＬＨ５に対する抑
止が行なわれず、ＡＴＬＢ５はライン１０３がらのイネ
ーブル信号によりイネーブルが継続される。

さて、イネーブルされたＡＴＬＢ５は、ライン１０２で
１１Ｆ：給される論理アドレスで指定される組が存在し
ない場合には、ライン５０２を介して変換不成功信号ゲ
出ノ月〜、アドレス＆換演算装置２に供給する。

装置２はこれを受けると直ちに変換演算をｉ’ｉｊ動す
る。

オす、ライン１０２を介してｆｉｔ給さノア、た、１６
ム即アドレス中のワーギングスペース番号”ＶＶ　Ｓ　
Ｎと、内部１１ζＮ！？ケラれたページディレクトリベ
ースレジスタ１月月３１１．　（ｍ　１図、殆照）の内
容と金加えて、ワーギングスペースベージデーブルディ
レクトリシＶＳＰ’ｌ’Ｄ中の、指定さ、れ／ヒワーキ
ングスペースー酵−ｑＷｓＮｔ／Ｃ対するページテーブ
ルディレクトリワードＪ）ＴＩＪＷの物理アドレスを作
成いこれをライン２００から出力し、ＭＰＸｌおよびラ
イン１３２ｉ’ｒ弁して、八４　Ｍ　４　Ｋアクセスす
べき物理アドレスとして供給する。

それとともに、ライン２０３．　ＭＰＸ２およびライン
１２３５を弁してＩｓＪ　Ｍ　４に読出しメモリアクセ
ス指令１ｇ号を供給する。

かくして、ＭＭ４よりページテーブルディレクトリワー
ドＰ’１Ｊ）Ｗがライン４０（１’弁して１光み出され
装ｊ＃：　２　Ｋ供給される。

この供給を受けると装置２幻、ライン１０２をブｒして
供給されている論理アドレス中のベージ１１？号ＰＮと
、ライン４００を介して供給された上記ページテーブル
ディレクトリワードＰＴＤＷと全加算し、指定されたワ
ーギングスペースｒＦｔ　号Ｗ　Ｓ　ＩＮをもつページ
テーブルｔ”ｒのページテーブルワードＰＴＷに対する
へ４Ｍ４の物理アドレス全求め、これを出、びライン２
００を弁して出力し、寸だ、ライン２０３’（ｉ？弁し
て読出（〜メモリアクセス指令信号全出力する。

こ第１により、上述と同様にしてＭＭ４からページテー
ブルワードＰＴＷが読み出され、ライン４００を介して
装置２に供給される。

こうして、アドレス変換演算装園２け、ライン１０２ｆ
ｆｉ介して供給されている論理アドレスに対応する物理
アドレス、つまクページベースアドレスＰ　１３Ａが得
られ変換演算が完了したので、演算完了情報全ライン２
０１を介してＣＰ［Ｊｌに通報し、また得うれたページ
ベースアドレスＰ　ＨＡをライｙ　２０２　ｋ介してＡ
ＴＬ、Ｈ５１Ｃ，４にライン２０２およびマルチプレク
サＭ、ＰＸ５に弁して’Ｉ’ＬＩ（３に供給し、こ〕ｔ
２とライン１０２で供給されている論理′ｊ川用１／ス
とを用いてＴ　Ｌ　Ｂ　３卦よびΔＴ　Ｌ　Ｈ５全前述
のようにして更新する。

この結果Ｔ　Ｌ　Ｂ３からライン３００’に介して変換
成功信号が、またライン３０１から上、４Ｓのページベ
ースアドレスＰ　Ｂ八が出力され、これにより最ト刀に
７７１ｉべたようにしてＭ　ｆ・、４４に対する指定さ
れたメモリアクセスが実行される。

このように、与えられた論理アドレスで指定される徂が
］゛１汀３３に存在せず、かつ、ＡＴＬ□Ｂ５にも存在
しない場合には、アドレス変換演算装置２を用い、変換
波ｉ厚により、対応する物理アドレスを作成し、これと
与えられた論理アドレスとを用いてＴＬＢ３およびＡ’
Ｊ’ＬＩＪ５を史新し、またこ、Ｊ］、を用いて指定さ
れたメモリアクセスを行なう。

以上に述べたように、本実旋回においてｌｄｌ、１５見
られた論理アドレスにより指定される組が’］’ＬＨ３
に存在すればこれｆｅｉｉ＆５み出して用い、ＴＩ、！
！１３に存在ぜずＡＴＬＢ５に存在づ−る場合にはこれ
を読出して用いるとともにＴＬＨ３Ｔｈこれによって＆
Ｊ４’１ｊｉｌ、、また゛月、１」３にも八Ｔ　Ｌ　Ｈ
５にも存在しない場合にはアドレス変換演算装置２によ
り変換演算して求めたものケ用いるととも［ＴＬＢ３と
Δｉ、’　ＩＪｌ−Ｊ　５とをこれによって更新すると
いうｊ！＃成をとってい△。

（発明の効果） このように、アドレス変換吋蔵↓引（資）’Ｊ’　Ｌ　
１１３とη１）助アドレス蜆換貯蔵装置ｆ￥　Ａ、’Ｊ
’　ＬＢ　５と全設け、その構成を上に述べたようにＰ
管層化することによ、す、以下に示すように、単ｌ・（
アドレス変１伸貯蔵装置ＴＩ、Ｈの容量全増加しただけ
のものと比較してその性能全改善することができる。

今、一般に、アドレス変換貯＃、装ｆｉｇ（１”　ＩＪ
ｌ３の容されないのに対し５本実施例のように、ＴＩＪ
＋３とＡ−ＴＬＢ５　、！：’Ｄ階層構成とし、ＴＬ８
３には高車（ＩＴ甑出し）で、その速度で得られる最大
容量のＣｏのメモリ全使用し、ＡＴＩ、Ｂ５にはあま力
速度にとられれず１ｃできるだけ大容竜のメモＩＪ　ｋ
用いて両者を組合せることにより大いに変換時間を改善
できる。例えば上述のＴＬＢ３と容置５Ｃｏ読出し時間
５ＴのＡＴＢＩ、５々を用いることにより、アドレス変
換平均時間は約１．５Ｔとなり上述のものに比す咬して
約１／２ｖｃ改善されたことになる。

以上は、特定の条件における計算例を示したものである
が、このような階層構成をとることにより一般的に改善
を４・コ」待できることは明らかである。

なお、本実施例で用いた第１図に示す論理アドレスおよ
び物理アドレスの構成、および論理アドレスから物理ア
ドレスへの変換演算は、−例を示１−たもので本発明は
例もこれに限定されるものではない。

また、不実か’ｌｉ　ｆｌｌで説明したＴＩ、Ｂ３およ
び八ＴＬＢ５の詳１１１１なイ苺成も一例を示したにす
ぎない。例えば、与えられた論理アドレスの下り桁を用
いてＴＬ８３またはＡ’ｌ’ＬＢ５の格納場所を指定す
るとした糸、これは何も下Ｄｇ桁にがぎらす、１）１桁
中の適当な１）ｇ桁を用いるようにすることもできる。

なおまた、本実姉例において仁［、’Ｊ’ＬＨ３とＡＴ
ｉ、Ｂ５の２階層構成としたが、必要に応じて、この階
・脅の数を頃に増すこともできる。

以上のように、本発明を用いると］ｉｉｉ＃理アドレア
ドレス理アドレスへのアドレス変換（（対スル総合処理
速度の向上を達成できる。

【図面の簡単な説明】

第１Ｎは論理アドレスから物理アドレスへのアドレス変
換の一例を説明するための図、第２同および第３図は従
来例を説明するためのブロック図および第４図は本発明
の一実ｌ１１ｉ例全示すブロック図である。 図において、 ｌ　・　・中央処理装置ＣＰＵ、２・・・・・アドレス
変換演算装置、３・・・・・アドレス変換貯蔵装置’７
’　Ｊ、　Ｂ　１４・・・・・上記憶装竜ＭＬ１．．　
　訃・・・・・補助アドレス変換貯蔵装置Ａｉ’Ｊ、Ｉ
Ｊ。 δ旬工でアトレズ 奉２　圀 范４　目

Claims (1)

1. 【特許請求の範囲】 中央処理装置と主記憶装置とを含み論理アドレスから物
   理アドレスへのアドレス変換を行なうデータ処理装置に
   おいて、 変換前のアドレス情報と核情報に対応する変換後のアド
   レス情報とを貯蔵して連想的に物理アドレスを得るよう
   に構成したアドレス変換貯蔵手段と、 変換前のアドレス情報と該情報に対応する変換後のアド
   レス情報とを貯蔵して連想的に物理アドレスを得るよう
   に横取１．た前記アドレス変換貯蔵手段よりも低速大容
   蚕の補助アドレス変換貯蔵手段と、 所定の手順によるアドレス変換演算を実行〔７指定され
   た論理アドレスを対応する物理アドレスにアドレスｉ　
   Ｊｌ！！するアドレス変換演算手段と金有し、前記中央
   処理装置からの１倫理アドレスでｍＩ記主記憶装置全ア
   クセスする際に前記アドレス変換貯蔵手段から対応する
   物理アドレスが得られた場合には該物理アドレスを用い
   て前記主記憶に１ｉｆをアクセスし、前記アドレス変換
   貯蔵手段から対応する物理アドレスが得られずかつ前記
   補助アドレス変換貯蔵手段から対応する物理アドレスが
   イａられた場合には該゛物理アドレスを用いて前記主記
   憶装ｗ、ヲアクセスするとともにこ、１１．　ｉ用いて
   前記アドレス変換貯蔵手段をこの物理アドレスが含＋ｆ
   　ｉｌ−るように更新し。 前記補助アドレス変換貯蔵手段からも対応する物理アド
   レスが得られない場合には前記アドレス変換演算手段を
   用いて対応する１理アドレスを求めて前記主記憶装置を
   アクセスするとともにこれを用いて前記補助アドレス変
   換貯蔵手段と前記アドレス変換貯蔵手段とをこの物理ア
   ドレスが含まれ乙ように更新することをｌｊｋ徴と１−
   るデータ処、理装置。