JPS63168752A - アドレス変換バツフア制御方式 - Google Patents
アドレス変換バツフア制御方式Info
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- JPS63168752A JPS63168752A JP62001466A JP146687A JPS63168752A JP S63168752 A JPS63168752 A JP S63168752A JP 62001466 A JP62001466 A JP 62001466A JP 146687 A JP146687 A JP 146687A JP S63168752 A JPS63168752 A JP S63168752A
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- Japan
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- address translation
- buffer
- processor chip
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、仮想記憶方式を採用し、アドレス変換バッフ
ァをプロセッサチップ内に持つマイクロプロセッサ等で
のアドレス変換バッファの制御方式に関するものである
。
ァをプロセッサチップ内に持つマイクロプロセッサ等で
のアドレス変換バッファの制御方式に関するものである
。
アドレス変換バッファは、メモリのページ単位での論理
アドレスと実アドレスのアドレス変換対を保持し、論理
アドレスから笑アドレスへのアドレス変換を、メモリ上
のアドレス変換表を索引することなく、高速に行うため
に設けたものである。
アドレスと実アドレスのアドレス変換対を保持し、論理
アドレスから笑アドレスへのアドレス変換を、メモリ上
のアドレス変換表を索引することなく、高速に行うため
に設けたものである。
プロセッサ上で実行さｎるｆｏダラムの所要ページ数よ
り、アドレス変換バッファに登録できるアドレス変換対
の数（すなわちアドレス変換バ。
り、アドレス変換バッファに登録できるアドレス変換対
の数（すなわちアドレス変換バ。
ファのエントリ数）が多いと、そのプログラム実行中は
、メモリ上のアドレス変換表を索引することなく（すな
わち、アドレス変換バッファに登録さｎた情報のみで）
アドレス変換が行え、プログラム処理が高速に行える。
、メモリ上のアドレス変換表を索引することなく（すな
わち、アドレス変換バッファに登録さｎた情報のみで）
アドレス変換が行え、プログラム処理が高速に行える。
しかし、マイクロプロセッサ等、プロセッサチップ内に
アドレス変換バッファを内蔵したプロセッサでに、１チ
ツプに収容可能なハードウェア量のＩＩＪ ［から、ア
ドレス変換バッファのエントリ数が少なく、プロセッサ
でのプログラム実行中に、たびたび、メモリ上のアドレ
ス変換バッファを索引する必要がちシ、その分プログラ
ム処理時間が遅くなっていた。
アドレス変換バッファを内蔵したプロセッサでに、１チ
ツプに収容可能なハードウェア量のＩＩＪ ［から、ア
ドレス変換バッファのエントリ数が少なく、プロセッサ
でのプログラム実行中に、たびたび、メモリ上のアドレ
ス変換バッファを索引する必要がちシ、その分プログラ
ム処理時間が遅くなっていた。
本発明の目的はマイクロプロセッサ等、プロセッサチッ
プ内にアドレス変換バッファを内蔵したプロセッサにお
いて、プロセッサチップのハードウェア量の増加なしに
、アドレス変換バッファのエントリ数を増やす手段を提
供することにある。
プ内にアドレス変換バッファを内蔵したプロセッサにお
いて、プロセッサチップのハードウェア量の増加なしに
、アドレス変換バッファのエントリ数を増やす手段を提
供することにある。
〔問題点を解決する友めの手段と作用〕本発明は、仮想
記憶方式の情報処理システムのＣＰＵ （中央処理装置
）において、プロセッサチップ外に低速・大容量のアド
レス変換バッファを設け、アドレス変換において、プロ
セッサチップ内の高速・小容量のアドレス変換バッファ
に求める情報がなくても、プロセッサチップ外のアドレ
ス変換バッファに求めるアドレス変換情報がちｎば、フ
ロセッサチップ外のアドレス変換バッファから読出した
アドレス変換情報によりアドレス変換を行うとともに該
アドレス変換情報をプロセッサチップ内のアドレス変換
バッファに登録することを最も主要な特徴とする。
記憶方式の情報処理システムのＣＰＵ （中央処理装置
）において、プロセッサチップ外に低速・大容量のアド
レス変換バッファを設け、アドレス変換において、プロ
セッサチップ内の高速・小容量のアドレス変換バッファ
に求める情報がなくても、プロセッサチップ外のアドレ
ス変換バッファに求めるアドレス変換情報がちｎば、フ
ロセッサチップ外のアドレス変換バッファから読出した
アドレス変換情報によりアドレス変換を行うとともに該
アドレス変換情報をプロセッサチップ内のアドレス変換
バッファに登録することを最も主要な特徴とする。
従来の技術とは、プロセッサチップ内のアドレス変換バ
ッファと、プロセッサチップ外のアドレス変換バッファ
の２つを持つことが異なる。
ッファと、プロセッサチップ外のアドレス変換バッファ
の２つを持つことが異なる。
第１図は本発明の一実施例を説明する図であって、１は
プロセッサチップ内で論理ページアドレスを保持するレ
ジスタ、２はプロセッサチップ内のアドレス変換バッフ
ァ、３はアドレスレジスタ１の値とアドレス変換バッフ
ァ２の論理アドレス部の内容を比較する回路、４１はア
ドレス変換バッファ２の実アドレス部の出力のダート回
路、５はメモリ上のアドレス変換表を索引して実アドレ
スを求める制御回路、６はプロセッサチップ内で実ペー
ジアドレスを保持するレジスタ、８はアンド回路、１１
はフロセッサチップ外で論理ページアドレスを保持する
レジスタ、７はプロセッサチップ外のアドレス変換バッ
ファ、３１はアドレスレジスタ１１の値とアドレス変換
バッファ７の論理アドレス部の内容を比較する回路、４
２はアドレス変換バッファ７の実アドレス部の出力のダ
ート回路である。
プロセッサチップ内で論理ページアドレスを保持するレ
ジスタ、２はプロセッサチップ内のアドレス変換バッフ
ァ、３はアドレスレジスタ１の値とアドレス変換バッフ
ァ２の論理アドレス部の内容を比較する回路、４１はア
ドレス変換バッファ２の実アドレス部の出力のダート回
路、５はメモリ上のアドレス変換表を索引して実アドレ
スを求める制御回路、６はプロセッサチップ内で実ペー
ジアドレスを保持するレジスタ、８はアンド回路、１１
はフロセッサチップ外で論理ページアドレスを保持する
レジスタ、７はプロセッサチップ外のアドレス変換バッ
ファ、３１はアドレスレジスタ１１の値とアドレス変換
バッファ７の論理アドレス部の内容を比較する回路、４
２はアドレス変換バッファ７の実アドレス部の出力のダ
ート回路である。
プロセッサチップ内のアドレス変換バッファ２は、アド
レスレジスタｌの下位２ビツトでアドレスさｎる４つの
エントリ（２０１〜２ｏ４）から成り、フロセッサチッ
プ外のアドレス変換バッファ７は、アドレスレジスタ１
ノの下位４ピツトでアドレスさｎる１６のエントリ （
７０１〜７１６）から成る。ま之、アドレス変換バッフ
ァの各エントリは、論理ページアドレスの上位ビットを
保持する論理アドレス部と、実ページアドレスを保持す
る笑アドレス部から成る。
レスレジスタｌの下位２ビツトでアドレスさｎる４つの
エントリ（２０１〜２ｏ４）から成り、フロセッサチッ
プ外のアドレス変換バッファ７は、アドレスレジスタ１
ノの下位４ピツトでアドレスさｎる１６のエントリ （
７０１〜７１６）から成る。ま之、アドレス変換バッフ
ァの各エントリは、論理ページアドレスの上位ビットを
保持する論理アドレス部と、実ページアドレスを保持す
る笑アドレス部から成る。
プロセッサでアドレス変換を行う際には、論理ページア
ドレス（Ｌビット）をアドレスレジスタ１および１１の
両方に設定する。
ドレス（Ｌビット）をアドレスレジスタ１および１１の
両方に設定する。
アドレスレジスタｌに論理ページアドレスが設定さｎる
と、比較回路３は、アドレス変換バッファ２のエントリ
の内、アドレスレジスタｌの下位２ビ、トで示さｎるエ
ントリ２０１を読出し、読出し几エントリ２０１の論理
アドレス部の内容と、アドレスレジスタ１の上位（Ｌ−
２）ビットとを比較する。エントリ２０１の論理アドレ
ス部の内容とアドレスレジスタ１の上位（Ｌ−２）ビッ
トが一致した場合、エン） リ２０１の実アドレス部の
内容が求める実ページアドレスであり、ダート回路４１
を介してアドレスレジスタ６に設定する。
と、比較回路３は、アドレス変換バッファ２のエントリ
の内、アドレスレジスタｌの下位２ビ、トで示さｎるエ
ントリ２０１を読出し、読出し几エントリ２０１の論理
アドレス部の内容と、アドレスレジスタ１の上位（Ｌ−
２）ビットとを比較する。エントリ２０１の論理アドレ
ス部の内容とアドレスレジスタ１の上位（Ｌ−２）ビッ
トが一致した場合、エン） リ２０１の実アドレス部の
内容が求める実ページアドレスであり、ダート回路４１
を介してアドレスレジスタ６に設定する。
アドレス変換バッファ２に、求めるアドレス変換情報が
あっ之（すなわち、アドレスレゾスタ１の下位２ビツト
で示さｎるエントリ２０１の論理アドレス部の内容と、
アドレスレジスタ１の上位（Ｌ−２）ビットとが一致し
た）＠合、プロセ。
あっ之（すなわち、アドレスレゾスタ１の下位２ビツト
で示さｎるエントリ２０１の論理アドレス部の内容と、
アドレスレジスタ１の上位（Ｌ−２）ビットとが一致し
た）＠合、プロセ。
サチッグ外のアドレス変換バッファ７から読出した情報
はダート回路４２によｐ抑止する。
はダート回路４２によｐ抑止する。
プロセッサチップ外のアドレスレジスタ１１／Ｃ論理ペ
ージアドレスが設定さすると、比較回路３１ｉｉ、アド
レス変換バッファ７のエントリの内、アドレスレジスタ
１１の下位４ビツトで示さｎ、るエントリ７０５を読出
し、読出し次エントリ７０５の論理アドレス部の内容と
、アドレスレジスタ１１の上位（Ｌ−４）ビットとを比
較する。工／トリフ０５の論理アドレス部の内容とアド
レスレジスタ１１の上位（Ｌ−４）ビットが一致しｆｃ
ｓ合、エントリ７０５の笑アドレス部の内容が求める実
ページアドレスであシ、プロセッサチップ内のアドレス
変換バッファ２に求めるアドレス変換情報がなけｎば（
すなわち、アドレスレジスタ１の下位２ビ、トで示さｎ
るエントリ２０１の論理アドレス部の内容と、アドレス
レジスタ１の上位（Ｌ−２）ビットとが一致しなけｎば
）、エントリ７０５の実アドレス部の内容をダート回路
４２を介してアドレスレジスタ６に設定する。ｔｅ、プ
ロセッサチップ内のアドレス変換バッファ２のアドレス
レジスタ１の下位２ビ、トで示さｎたエントリ２０１に
、アドレスレジスタ１の上位（Ｌ−２）ビットの値と、
アドレス変換バッファ７のエントリ７０５の実アドレス
部から読出した実ページアドレスを登録する。
ージアドレスが設定さすると、比較回路３１ｉｉ、アド
レス変換バッファ７のエントリの内、アドレスレジスタ
１１の下位４ビツトで示さｎ、るエントリ７０５を読出
し、読出し次エントリ７０５の論理アドレス部の内容と
、アドレスレジスタ１１の上位（Ｌ−４）ビットとを比
較する。工／トリフ０５の論理アドレス部の内容とアド
レスレジスタ１１の上位（Ｌ−４）ビットが一致しｆｃ
ｓ合、エントリ７０５の笑アドレス部の内容が求める実
ページアドレスであシ、プロセッサチップ内のアドレス
変換バッファ２に求めるアドレス変換情報がなけｎば（
すなわち、アドレスレジスタ１の下位２ビ、トで示さｎ
るエントリ２０１の論理アドレス部の内容と、アドレス
レジスタ１の上位（Ｌ−２）ビットとが一致しなけｎば
）、エントリ７０５の実アドレス部の内容をダート回路
４２を介してアドレスレジスタ６に設定する。ｔｅ、プ
ロセッサチップ内のアドレス変換バッファ２のアドレス
レジスタ１の下位２ビ、トで示さｎたエントリ２０１に
、アドレスレジスタ１の上位（Ｌ−２）ビットの値と、
アドレス変換バッファ７のエントリ７０５の実アドレス
部から読出した実ページアドレスを登録する。
プロセッサチップ内のアドレス変換バッファ２に求める
アドレス変換情報がなく（すなわち、アドレスレジスタ
１の下位２ビ、トで示されるエントリ２０１の論理アド
レス部の内容と、アドレスレジスタ１の上位（Ｌ−２）
ビットとが一致しない）、プロセッサチップ外のアドレ
ス変換バッファ７にも求めるアドレス変換情報がない（
すなわち、アドレスレジスタ１１の下位４ビツトで示さ
ｎるエントリ７０５の論理アドレス部の内容と、アドレ
スレジスタ１１の上位（Ｌ−４）ビットとが一致しない
）場合、制御回路５が、メモリ上のアドレス変換表を索
引し、論理ベーソアドレスを実ページアドレスに変換し
、アドレスレジスタ６に設定する。また、プロセッサチ
ップ内のアドレス変換バッファ２のアドレスレジスタ１
の下位２ビツトで示さｎるエントリ２０１に、アドレス
レジスタ１の上位（Ｌ−２）ビットの値と、アドレス変
換表から求めた実ページアドレスを登録するとともに、
プロセッサチップ外のアドレス変換バッファ７のアドレ
スレジスタ１１の下位４ビツトで示さｎるエントリ７０
５に、アドレスレジスタ１１の上位（Ｌ−４）ビットの
値と、アドレス変換表から求めた実ページアドレスを登
録する。
アドレス変換情報がなく（すなわち、アドレスレジスタ
１の下位２ビ、トで示されるエントリ２０１の論理アド
レス部の内容と、アドレスレジスタ１の上位（Ｌ−２）
ビットとが一致しない）、プロセッサチップ外のアドレ
ス変換バッファ７にも求めるアドレス変換情報がない（
すなわち、アドレスレジスタ１１の下位４ビツトで示さ
ｎるエントリ７０５の論理アドレス部の内容と、アドレ
スレジスタ１１の上位（Ｌ−４）ビットとが一致しない
）場合、制御回路５が、メモリ上のアドレス変換表を索
引し、論理ベーソアドレスを実ページアドレスに変換し
、アドレスレジスタ６に設定する。また、プロセッサチ
ップ内のアドレス変換バッファ２のアドレスレジスタ１
の下位２ビツトで示さｎるエントリ２０１に、アドレス
レジスタ１の上位（Ｌ−２）ビットの値と、アドレス変
換表から求めた実ページアドレスを登録するとともに、
プロセッサチップ外のアドレス変換バッファ７のアドレ
スレジスタ１１の下位４ビツトで示さｎるエントリ７０
５に、アドレスレジスタ１１の上位（Ｌ−４）ビットの
値と、アドレス変換表から求めた実ページアドレスを登
録する。
このように本発明では、プロセッサチップ内のアドレス
変換バッファ２に求めるアドレス変換情報がない場合で
も、プロセッサチップ外のアドレス変換バッファ７に求
める情報があｎば、該情報によりアドレス変換とプロセ
ッサチップ内アドレス変換バッファへの登録を行うため
、メモリ上のアドレス変換表を索引して実ページアドレ
スを求めるケースに比べ、アドレス変換処理が高速に行
光る。
変換バッファ２に求めるアドレス変換情報がない場合で
も、プロセッサチップ外のアドレス変換バッファ７に求
める情報があｎば、該情報によりアドレス変換とプロセ
ッサチップ内アドレス変換バッファへの登録を行うため
、メモリ上のアドレス変換表を索引して実ページアドレ
スを求めるケースに比べ、アドレス変換処理が高速に行
光る。
また、プロセッサチップ外のアドレス変換ノ４ッ７ア７
のエントリ数、構成（セクシ璽ン数、セクシ日ン内エン
トリ数）は、プロセッサチップ内のアドレス変換バッフ
ァ２のエントリ数、構成とは独立に決定することができ
る。このため、プロセ、サチ、プ外のアドレス変換バッ
ファ７のエントリ数を増やすことにより、プロセッサチ
ップに影響なく、アドレス変換に際してメモリ上のアド
レス変換表を索引する割合を低減することができる。
のエントリ数、構成（セクシ璽ン数、セクシ日ン内エン
トリ数）は、プロセッサチップ内のアドレス変換バッフ
ァ２のエントリ数、構成とは独立に決定することができ
る。このため、プロセ、サチ、プ外のアドレス変換バッ
ファ７のエントリ数を増やすことにより、プロセッサチ
ップに影響なく、アドレス変換に際してメモリ上のアド
レス変換表を索引する割合を低減することができる。
本発明により、マイクロプロセッサ等、プロセッサチッ
プ内にアドレス変換バッファを内蔵したプロセ、すにお
いて、プロセッサチップの７１−ドウエア量の増加なし
に、アドレス変換バッファのエントリ数を増やすことが
可能になり、アドレス変換処理が高速に行え、プロセッ
サの処理能力の向上が図ｎる。
プ内にアドレス変換バッファを内蔵したプロセ、すにお
いて、プロセッサチップの７１−ドウエア量の増加なし
に、アドレス変換バッファのエントリ数を増やすことが
可能になり、アドレス変換処理が高速に行え、プロセッ
サの処理能力の向上が図ｎる。
第１図は本発明の一実施例を示す溝底説明図である。
１・・・プロセッサチップ内で論理ページアドレスを保
持するレジスタ、２・・・プロセッサチップ内のアドレ
ス変換バッファ、３・・・アドレスレジスタ１の値とア
ドレス変換バッファ２の論理アドレス部の内容を比較す
る回路、４１・・・アドレス変換パ。 ノア２の実アドレス部の出力のダート回路、５・・・メ
モリ上のアドレス変換表を索引して実アドレスを求める
制御回路、６・・・プロセッサチップ内で実ページアド
レスを保持するレジスタ、８・・・アンド回路、１ノ・
・・グロセッテチップ外で論理（−ノアドレスを保持す
るレジスタ、７・・・グロセッサチッ７’外のアドレス
変換バッファ、３１・・・アドレスレジスタＩＩＯ値と
アドレス変換バッファ７の論理アドレス部の内容を比較
する回路、４２・・・アドレス変換バッファ７の実アド
レス部の出力のダート回路。
持するレジスタ、２・・・プロセッサチップ内のアドレ
ス変換バッファ、３・・・アドレスレジスタ１の値とア
ドレス変換バッファ２の論理アドレス部の内容を比較す
る回路、４１・・・アドレス変換パ。 ノア２の実アドレス部の出力のダート回路、５・・・メ
モリ上のアドレス変換表を索引して実アドレスを求める
制御回路、６・・・プロセッサチップ内で実ページアド
レスを保持するレジスタ、８・・・アンド回路、１ノ・
・・グロセッテチップ外で論理（−ノアドレスを保持す
るレジスタ、７・・・グロセッサチッ７’外のアドレス
変換バッファ、３１・・・アドレスレジスタＩＩＯ値と
アドレス変換バッファ７の論理アドレス部の内容を比較
する回路、４２・・・アドレス変換バッファ７の実アド
レス部の出力のダート回路。
Claims (1)
- 仮想記憶方式の情報処理システムのＣＰＵにおいて、高
速・小容量の第１のアドレス変換バッファと、低速・大
容量の第２のアドレス変換バッファを設け、論理アドレ
スから実アドレスへのアドレス変換を行う際に、求める
アドレス変換情報が第１のアドレス変換バッファに登録
されている場合は、第１のアドレス変換バッファから読
出したアドレス変換情報によりアドレス変換を行い、求
めるアドレス変換情報が第１のアドレス変換バッファに
なく、第２のアドレス変換バッファに登録されている場
合は、第２のアドレス変換バッファから読出したアドレ
ス変換情報によりアドレス変換を行うとともに、該アド
レス変換情報を第１のアドレス変換バッファに登録し、
求めるアドレス変換情報が第１、第２のいずれのアドレ
ス変換バッファにもない場合は、メモリ上のアドレス変
換表を参照して求めたアドレス変換情報によりアドレス
変換を行うとともに、該アドレス変換情報を第１のアド
レス変換バッファと第２のアドレス変換バッファの両方
に登録することを特徴とするアドレス変換バッファ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62001466A JPS63168752A (ja) | 1987-01-07 | 1987-01-07 | アドレス変換バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62001466A JPS63168752A (ja) | 1987-01-07 | 1987-01-07 | アドレス変換バツフア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63168752A true JPS63168752A (ja) | 1988-07-12 |
Family
ID=11502240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62001466A Pending JPS63168752A (ja) | 1987-01-07 | 1987-01-07 | アドレス変換バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63168752A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03175548A (ja) * | 1989-12-04 | 1991-07-30 | Fujitsu Ltd | マイクロプロセッサ及びアドレス制御方式 |
| JPH03218546A (ja) * | 1990-01-24 | 1991-09-26 | Nec Corp | アドレス変換機構 |
-
1987
- 1987-01-07 JP JP62001466A patent/JPS63168752A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03175548A (ja) * | 1989-12-04 | 1991-07-30 | Fujitsu Ltd | マイクロプロセッサ及びアドレス制御方式 |
| JPH03218546A (ja) * | 1990-01-24 | 1991-09-26 | Nec Corp | アドレス変換機構 |
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