JPH0321924B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、逐次実行方式のプログラマブル・
コントローラ（以下、これをPCという）に係わ
り、特に処理速度の高速化を達成したものであ
る。

周知の如く、PCには入力の制御方式によつて
Ｉ／Ｏリフレツシユ方式と逐次実行方式とが知ら
れている。

Ｉ／Ｏリフレツシユ方式は、定期的に入力→メ
モリ、メモリ→出力というデータの転送を繰り返
し行なうもので、プログラムの実行は全てメモリ
上のデータに基づいて行なわれる。このため、使
用されていない入出力、メモリをも含めてリフレ
ツシユされるため、それが無駄な時間になる他、
プログラムを逐次実行する時点において、入出
力、メモリとも処理が済んでしまうような方式が
存在すると、このリフレツシユのための時間その
ものが完全な無駄時間となる。

このような理由で逐次実行方式の方が原理的に
リフレツシユ方式より処理速度を速めることが可
能である。

しかしながら、従来の逐次実行方式の場合、バ
スラインが入出力装置とメモリとで別々であつた
り、たとえバスラインが同じであつてもアドレス
の割付けが異なる等のため、実行時点でまず内部
メモリにデータを書き込み、その後そのデータを
出力装置に転送したり、入力カードがあるかない
かを予めスキヤンした後、入出力何れかのデータ
を選択的に取込む必要があり、その処理が速度を
遅らす一つの要因となつていた。

この結果、リフレツシユ方式と処理速度が殆ど
変らず、結局プログラム構成が簡単なリフレツシ
ユ方式が採用されているのが現状である。

この発明は、上記の問題を解決するためになさ
れたもので、その目的とするところは入出力装置
（入出力ラツク）と内部メモリとが同じ方式（リ
ード・入力／ライト・出力）で制御されることに
着目し、両者を同一バスラインに接続し、前記各
ラツクにおいて入力又は出力カード用に割り振つ
たアドレスと同一のアドレスを前記内部メモリに
持たせ、前記入力カードに入力カードであること
を示す識別符号を付し、前記各ラツクは、前記識
別符号により入力カードを検出するとアドレス指
定動作に応答して、前記内部メモリを非能動化す
る信号を前記内部メモリに与え、前記バスライン
上のリード信号を検出してアドレス指定されてい
る前記入力カードからのデータを前記バスライン
上に送出する一方、前記識別符号により出力カー
ドまたはカードなしを検出するとアドレス指定動
作に応答して、前記内部メモリを能動化する信号
を前記内部メモリに与え、前記バスライン上のラ
イト信号を検出して前記出力カードにデータを書
き込み、前記内部メモリは前記ラツクにより能動
化されているとき、前記ライト信号を検出して前
記データを読み込む一方、前記バスライン上のリ
ード信号を検出して前記バスライン上にデータを
送出するように構成したものである。

このため、本願発明によれば、データ出力時に
は、内部メモリと出力カードに同時にデータを書
き込むことができ、データ入力時には、アドレス
指定したカードに応じてカードからあるいは内部
メモリから自動的にデータがバスライン上に送出
されるため、処理速度を高速化することが可能と
なるとともに、入力カード又は内部メモリからの
データの読み込み制御あるいは内部メモリおよび
出力カードへのデータの書き込み制御を簡単に行
うことができ、しかも、バスライン上に異なる２
種類のデータが存在することがないという作用効
果が得られる。

以下に、この発明の好適な一実施例を添付図面
に従つて詳細に説明する。

第１図は、この実施例に係わるPCの電気的な
全体構成を示すブロツク図、第２図は内部メモリ
の構成を示すメモリマツプ、第３図は入力カー
ド、出力カードにそれぞれ設けられた識別用パタ
ーンの構成を示す図、第４図はこのPCで使用さ
れるラダーダイヤグラムの一例を示す図、第５図
はシステムプログラムの構成を示すフローチヤー
トである。

第１図に示す如く、この実施例のPCは、マイ
クロプロセツサで構成されたCPU１と、ROMで
構成されたシステムプログラムメモリ２と、
RAMで構成されたユーザプログラムメモリ３
と、キーボード等で構成される操作部４と、
RAMで構成される内部メモリ５及び複数台（図
示例では２台）の入出力ラツク６―１，６―２と
により構成されている。そして、内部メモリ５と
入出力ラツク６―１，６―２とはそれぞれCPU
１へ通ずる共通のバスライン７に接続されてい
る。

各入出力ラツク６―１，６―２内には、それぞ
れ全部で８枚の入力又は出力カードが接続可能に
構成されるとともに、バスライン７上に当該ラツ
クの何れのカードに対応するアドレスデータが送
出されたかを検出するアドレス選択回路８―１，
８―２が設けられている。

そして、バスライン７上に何れかのアドレスデ
ータが送出されると、該当するアドレス選択回路
８―１又は８―２が動作し、これによりアドレス
指定された入力又は出力カードは、バスライン７
を構成するデータバスに接続されることとなる。

入力カード９、出力カード１０はそれぞれ８回
路分の入力回路又は出力回路を内蔵している。入
力カードとしては、例えば入力端子に供給された
電流信号を電圧信号に変換するＩ／Ｖ変換回路
と、このＩ／Ｖ変換回路の出力電圧をデータバス
に載せるためのゲート回路等によつて構成されて
おり、この入力ゲート回路はCPU１からバスラ
イン７上に送出されるリード信号によつて開閉制
御される。また、出力回路は例えば、CPU１か
らバスライン７上に送出されるライト信号に応じ
て、データバス上に送出された出力データをラツ
チするラツチ回路と、このラツチ回路の出力で駆
動されるドライバ回路等によつて構成されてお
り、これらの入力又は出力回路は前記アドレス選
択回路８―１，８―２の作用によつてカード単位
で能動化されることとなる。

そして、各出力カードあるいは入力カードが接
続されるべきラツクのコネクタには、第１図に示
す如く000〜177のアドレスが付されている。

更に、各入出力ラツク６―１，６―２内には８
本のカード識別ラインＬ０〜Ｌ７と、１本のアー
スラインLEとが配設されており、これらのライ
ンはそれぞれ各カードに設けられたカード識別パ
ターンに接続可能に構成されている。

第３図Ａ，Ｂに示す如く、各識別パターンは、
アースラインLEに通ずるアースパターン１１と、
各カード識別ラインＬ０〜Ｌ７に通ずるカードパ
ターン１２とにより構成されており、入力カード
９に設けられたアースパターン１１とカードパタ
ーン１２とは電気的に導通しているのに対し、出
力カード１０に設けられたアースパターン１１と
カードパターン１２とは非導通状態となつてい
る。

このため、入力カード９をラツクに接続した場
合、該当するカード識別ラインＬ０〜Ｌ７とアー
スパターンLEとの間は導通するのに対し、出力
カードを接続した場合これらのラインは非導通状
態となる。

そして、これら各カード識別ラインＬ０〜Ｌ７
の出力信号は、アドレス選択回路８―１，８―２
によつてそれぞれ切替制御されるマルチプレクサ
１３―１，１３―２を介して取出され、後述する
内部メモリ５のチツプセレクト端子CSに供給さ
れる。

内部メモリ５内には、ラツク６―１，６―２に
割付けられたアドレス０００〜１７７と同一のア
ドレスが第２図に示す如く割付けられており、従
つてチツプセレクト端子CSに“Ｌ”が供給され
ている状態において、バスライン７を構成するデ
ータバス上に所定のアドレスデータが送出される
と、内部メモリ５内の当該アドレスの内容は、リ
ード又はライト可能な状態となる。

次に、以上の構成よりなるPCの動作を、第５
図のフローチヤートに従つて説明する。

第４図に示す如く、今仮に入力０４０がオンし
た場合、外部出力０００をオンし、次いで入力０
４１と外部出力０００とのアンド条件に基づい
て、内部出力１４０をオンすべきラダーダイヤグ
ラムを構成したものとする。

このユーザプログラムがユーザプログラムメモ
リ３に格納されている状態において、第５図に示
すプログラムが実行されると、まずイニシヤル処
理(1)が実行され、内部メモリ５及び出力カード１
０は所定のリセツト動作が行なわれ、その内容は
クリアされる。

次いで、ステツプ(2)が実行されると、ユーザプ
ログラムメモリ３内からはユーザ命令の一つが読
出される。

今仮に、第４図のラダーダイヤグラムの一列目
の命令が読出されたとすると、これは入力データ
０４０を読込み、その内容を判定するものである
から、続いてステツプ(3)の実行結果はNOとなる
とともに、ステツプ(8)の実行結果もNOとなり、
以下同様にして該当命令語の判定が行われた後、
LORD命令が実行され、バスライン７上にはアド
レスデータ０４０が送出される。

ここで、第１図に示す如くラツク６―１のアド
レス０４０に対応する接続箇所には、入力カード
が実際に接続されている。このため、バスライン
７上に送出されたアドレスデータ０４０に対応し
て、該当する入力カードがアドレス指定される
と、マルチプレクサ１３―１からは、カード識別
信号“Ｈ”が出力され、このカード識別信号
“Ｈ”によつて内部メモリ５はデイスイネーブル
される。この結果、CPU１には入力カード９か
らのデータが取込まれ、内部メモリ５からは何の
データも取込まれないこととなる。そして、この
取込まれたデータは図示しないパワーフローレジ
スタに格納される。

次いで、ステツプ(2)に戻り、次の命令語である
OUT ０００が読出される。この結果、ステツ
プ(3)NO→ステツプ(8)YESとなり、続いてステツ
プ(9)，(10)，(11)が順次実行される。

ここで、第１図に示す如くラツク６―１のアド
レス０００に対応する接続箇所には、出力カード
が実際に接続されている。

このため、バスライン７上に送出されたアドレ
スデータ０００に対応して、該当する出力カード
がアドレス指定されると、マルチプレクサ１３―
１からは、カード識別信号“Ｌ”が出力され、こ
のカード識別信号“Ｌ”によつて内部メモリ５は
イネーブルされる。この結果、バスライン７上に
送出された出力データは、内部メモリ５のアドレ
ス０００に対応するエリアと、出力カード１０の
アドレス０００に対応するアドレスとの双方に対
して同時に書込まれることとなる。

次いで、再びステツプ(2)に戻り、次の命令語が
読出されると、これは入力０４１を参照すべき命
令であるから、前述と同様にしてステツプ(3)，(8)
の実行結果はNOとなり、続いてLORD ０４１
が実行されて入力０４１の状態が該当する入力カ
ードから取り込まれ、この状態は図示しないパワ
ーフローレジスタに記憶される。

次いで、再びステツプ(2)に戻り、次の命令が読
出されると、この命令はAND ０００であつて、
これは出力データを参照すべき命令であるから、
ステツプ(3)の実行結果はYESとなり、続いてス
テツプ(4)，(5)，(6)，(7)が順次実行される。

まず、ステツプ(4)が実行されると、バスライン
７を構成するアドレスバス上にはアドレス０００
が送出される。ここで、前述した如くラツク６―
１のアドレス０００に対応した接続箇所には、出
力カード１０が実際に接続されている。このた
め、ステツプ(4)が実行されてアドレスバス上にア
ドレス０００送出されると、マルチプレクサ１３
―１の出力は“Ｌ”となり、この“Ｌ”出力によ
つて内部メモリ５はイネーブルされる。

この状態において、ステツプ(5)が実行されてバ
スライン７上にリード信号が送出されると、本来
出力カード１０はリード信号に対して応答しない
から出力カードらは何のデータも取込まれないの
に対して、内部メモリ５からはアドレス０００の
記憶内容が読出され、バスライン７上に送出され
る。

この状態においてステツプ(6)が実行されると、
バスライン７上に送出された内部メモリ５のアド
レス０００の内容はCPU１に取込まれ、続いて
ステツプ(7)の実行とともにAND演算が実行され
る訳である。

次いで、ステツプ(2)に戻り、次の命令語が読出
されると、この命令はそれまでのパワーフローレ
ジスタの内容を、内部出力１４０に出力する命令
であるから、ステツプ(3)NO→ステツプ(8)YESと
なり、続いてステツプ(9)，(10)，(11)が順次実行され
る。

まず、ステツプ(9)が実行されると、それまでの
パワーフローレジスタの演算結果はバスライン７
を構成するデータバス上に送出される。次いで、
ステツプ(10)が実行されると、アドレス１４０に相
当するアドレスデータがアドレスバス上に送出さ
れる。

ここで、第１図に示す如くラツク６―２のアド
レス１４０に対応する接続箇所には、入力又は出
力の何れのカードも接続されておらず、空きの状
態にある。

このため、アドレスバス上にアドレス１４０が
送出されるとマルチプレクサ１３―２の出力は
“Ｌ”となり、この“Ｌ”信号によつて内部メモ
リ５はイネーブルされる。

この結果、続いステツプ(11)によつてバスライン
７上にライト信号を送出すると、バスライン７上
に送出された演算データは、内部メモリ５内のア
ドレス１４０に対応する記憶エリアに自動的に記
憶されることとなる。

かくして、この実施例に係わるPCによれば、
各ラツク６―１，６―２と内部メモリ５とを共通
のバスライン７に接続するとともに、両者に同一
の共通アドレスを割付け、更に各ラツク内には各
カード専用の識別ラインＬ０〜Ｌ７及びアースラ
インLEを設けるとともに、各入力又は出力カー
ド９，１０には、カード固有の識別パターン１２
とアースパターン１１とを導通又は非導通に区別
して形成し、これら識別ラインＬ０〜Ｌ７の出力
をマルチプレクサ１３―１〜１３―２を介して該
当するアドレツシング動作に連動して取り出し、
これを内部メモリ５のチツプセレクト端子CSに
供給するようにしているため、CPU１としては
バスライン７上にアドレスデータ、出力データ、
リード信号及びライト信号を通常どおり出力する
だけで、自動的に入力カード又は内部メモリ５か
らのデータの読込みあるいは内部メモリ５および
出力カードへのデータの同時書き込みが行われる
こととなり、在来のCPU１側において各カード
の種別を識別する方式等に比べ、そのデータ転送
処理に要する時間を著しく短縮化し、この種の
PCの高速化に資するものである。

以上の実施例の説明でも明らかなように、この
発明によるPCによれば、この種の逐次実行方式
を採用したPCにおける処理速度を著しく高速化
し、殊にユーザプログラムが大容量化したような
場合に著しい効果を発揮するものである。

【図面の簡単な説明】

第１図は、この実施例に係わるPCの電気的な
全体構成を示すブロツク図、第２図は内部メモリ
の構成を示すメモリマツプ、第３図は入力カー
ド、出力カードにそれぞれ設けられた識別用パタ
ーンの構成を示す図、第４図はこのPCで使用さ
れるラダーダイヤグラムの一例を示す図、第５図
はシステムプログラムの構成を示すフローチヤー
トである。 １…CPU、２…システムプログラムメモリ、
３…ユーザプログラムメモリ、４…操作部、５…
内部メモリ、６―１，６―２…入出力ラツク、７
…バスライン、８―１，８―２…アドレス選択回
路、９…入力カード、１０…出力カード、１１…
アースパターン、１２…カードパターン。

Claims (1)

1. 【特許請求の範囲】 １ １または２以上の入出力ラツクを有するとと
   もに、各ラツクには１又は２以上の入力又は出力
   カードが接続可能に構成され、かつ入力又は出力
   カード単位で入出力データの転送を行なうプログ
   ラマブル・コントローラにおいて； 前記各ラツクおよび内部メモリを同一バスライ
   ンに接続し、前記各ラツクにおいて入力又は出力
   カード用に割り振つたアドレスと同一のアドレス
   を前記内部メモリに持たせ、前記入力カードに入
   力カードであることを示す識別符号を付し、 前記各ラツクは、前記識別符号により入力カー
   ドを検出するとアドレス指定動作に応答して、前
   記内部メモリを非能動化する信号を前記内部メモ
   リに与え、前記バスライン上のリード信号を検出
   してアドレス指定されている前記入力カードから
   のデータを前記バスライン上に送出する一方、前
   記識別符号により出力カードまたはカードなしを
   検出するとアドレス指定動作に応答して、前記内
   部メモリを能動化する信号を前記内部メモリに与
   え、前記バスライン上のライト信号を検出して前
   記出力カードにデータを書き込み、 前記内部メモリは前記ラツクにより能動化され
   ているとき、前記ライト信号を検出して前記デー
   タを読み込む一方、前記バスライン上のリード信
   号を検出して前記バスライン上にデータを送出す
   るように構成したことを特徴とするプログラマブ
   ル・コントローラ。