JPH03219349A - 多ポートメモリ回路のテスト装置 - Google Patents
多ポートメモリ回路のテスト装置Info
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- JPH03219349A JPH03219349A JP2013574A JP1357490A JPH03219349A JP H03219349 A JPH03219349 A JP H03219349A JP 2013574 A JP2013574 A JP 2013574A JP 1357490 A JP1357490 A JP 1357490A JP H03219349 A JPH03219349 A JP H03219349A
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- G11C—STATIC STORES
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G11C—STATIC STORES
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Time-Division Multiplex Systems (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は多ポートメモリ回路のテスト装置に関する。
（従来の技術）
一般に多ポートメモリ回路１０１は第７図に示すような
構成を備えている。つまり、１つのメモリーセルに対し
て、多重なアクセスかできるように複数の書込みポート
ＷＰ１〜Ｗ Ｐ ｍと、複数の読出しポートＲＰＩ〜Ｒ
Ｐｋとを有している。
構成を備えている。つまり、１つのメモリーセルに対し
て、多重なアクセスかできるように複数の書込みポート
ＷＰ１〜Ｗ Ｐ ｍと、複数の読出しポートＲＰＩ〜Ｒ
Ｐｋとを有している。
そしてこれらの各ポートは各々独立して動作するために
、各書込みポートＷＰＩ〜Ｗ Ｐ ｍには書込み制御線
ＷＥＩ〜Ｗ Ｅ ｍ 、書込みアトＩノス線ＷＡ１−Ｗ
Ａｍおよび書込みデータ線ＷＤＩ〜Ｗ Ｄ ｍを有し、
読出しポートＲＰＩ〜ＲＰｋには読出しアドレス線ＲＡ
Ｉ〜ＲＡｋおよび読出しデータ線ＲＤＩ〜ＲＤｋを有し
ている。また、書込みのタイミング制御のために、クロ
ック線ＣＬＫも設けられている。
、各書込みポートＷＰＩ〜Ｗ Ｐ ｍには書込み制御線
ＷＥＩ〜Ｗ Ｅ ｍ 、書込みアトＩノス線ＷＡ１−Ｗ
Ａｍおよび書込みデータ線ＷＤＩ〜Ｗ Ｄ ｍを有し、
読出しポートＲＰＩ〜ＲＰｋには読出しアドレス線ＲＡ
Ｉ〜ＲＡｋおよび読出しデータ線ＲＤＩ〜ＲＤｋを有し
ている。また、書込みのタイミング制御のために、クロ
ック線ＣＬＫも設けられている。
このような多ポートメモリ回路の利点は、メモリーセル
のアクセスの多重化にある。例えば、Ｏ書込みポートｗ
ｐ１から アドレス０番地へのデータの書込み、 ○書込みポートＷＰ２から アビ１１１３番地へのデータの書込み、Ｏ読出しポート
ＲＰＩから アドレス２番地のデータの読出し、 Ｏ読出しポートＲＰ２から アドレス６番地のデータの読出し、 など、複数の異なったアドレスのメモリーセルに対する
幾つかのアクセスを同時に行なうことができるのである
。
のアクセスの多重化にある。例えば、Ｏ書込みポートｗ
ｐ１から アドレス０番地へのデータの書込み、 ○書込みポートＷＰ２から アビ１１１３番地へのデータの書込み、Ｏ読出しポート
ＲＰＩから アドレス２番地のデータの読出し、 Ｏ読出しポートＲＰ２から アドレス６番地のデータの読出し、 など、複数の異なったアドレスのメモリーセルに対する
幾つかのアクセスを同時に行なうことができるのである
。
（発明が解決しようとする議題）
しかしながら、このような多ポートメモリ回路のメモリ
テストの手順に関して、従来、以下に示すような問題点
があった。その１つはテストに要するテストサイクルが
長いことであり、もう１つはテストが行なえないポート
が存在するために完全なテストができないことであった
。
テストの手順に関して、従来、以下に示すような問題点
があった。その１つはテストに要するテストサイクルが
長いことであり、もう１つはテストが行なえないポート
が存在するために完全なテストができないことであった
。
これらの問題点を、−船釣な多ポートメモリ回路を使用
したシステム例を用いて説明する。まず、テストに要す
るテストサイクルが長いという問題点について、第８図
に示すように２ポート読出し、１ポート書込みの多ポー
トメモリ回路１０２を使用いたシステム例で説明する。
したシステム例を用いて説明する。まず、テストに要す
るテストサイクルが長いという問題点について、第８図
に示すように２ポート読出し、１ポート書込みの多ポー
トメモリ回路１０２を使用いたシステム例で説明する。
多ポートメモリ回路１０２の読出しポートＲＰ１はシス
テムバスＳＢＩに、読出しポートＲＰ２はシステムバス
ＳＢ２に、また書込みポートＷＰはシステムバスＳＢ３
にそれぞれ接続されている。
テムバスＳＢＩに、読出しポートＲＰ２はシステムバス
ＳＢ２に、また書込みポートＷＰはシステムバスＳＢ３
にそれぞれ接続されている。
システムバスＳＢＩ〜ＳＢ３は、算術演算ブロック（Ａ
ＬＵ）１０３、浮動小数点演算ブロック（ＦＰＵ）１０
４およびシステムインターフェース（１／Ｆ）１０５な
どの機能ブロックに接続されている。全体の動作を制御
するコントローラ１０６から多ポートメモリ回路１０２
に対して読出しポートＲＰＩ、ＲＰ２それぞれのために
アドレス線ＲＡＩ、ＲＡ２、書込みポートＷＰのために
アドレス線ＷＡと書込み制御線ＷＥとがそれぞれ接続さ
れティる。ＡＬＵ１０３．ＦＰＵ１０４゜１／Ｆ１０５
などの機能ブロックには機能ブロックを制御するための
制御線ＣＬ１．ＣＬ２．ＣＬ３と各機能ブロックのステ
ータスを受は取るためのステータス線ＳＬＩ、ＳＬ２．
ＳＬ３が接続されている。
ＬＵ）１０３、浮動小数点演算ブロック（ＦＰＵ）１０
４およびシステムインターフェース（１／Ｆ）１０５な
どの機能ブロックに接続されている。全体の動作を制御
するコントローラ１０６から多ポートメモリ回路１０２
に対して読出しポートＲＰＩ、ＲＰ２それぞれのために
アドレス線ＲＡＩ、ＲＡ２、書込みポートＷＰのために
アドレス線ＷＡと書込み制御線ＷＥとがそれぞれ接続さ
れティる。ＡＬＵ１０３．ＦＰＵ１０４゜１／Ｆ１０５
などの機能ブロックには機能ブロックを制御するための
制御線ＣＬ１．ＣＬ２．ＣＬ３と各機能ブロックのステ
ータスを受は取るためのステータス線ＳＬＩ、ＳＬ２．
ＳＬ３が接続されている。
そしてこのような多ポートメモリ回路１０２に対するメ
モリテストの手順は次のように行なわれていた。
モリテストの手順は次のように行なわれていた。
ステップ１：
ＡＬＵ１０３で書込みデータを作成し、この書込みデー
タをＡＬＵ１０３内のＴＥＭＰレジスタ１０７に書き込
む。またこの書込みデータをシステムバスＳＢ３に乗せ
、多ポートメモリ回路］０２の書込みポートＷＰより取
り込み、指定されたアドレスのメモリセルに格納する。
タをＡＬＵ１０３内のＴＥＭＰレジスタ１０７に書き込
む。またこの書込みデータをシステムバスＳＢ３に乗せ
、多ポートメモリ回路］０２の書込みポートＷＰより取
り込み、指定されたアドレスのメモリセルに格納する。
ステップ２：
多ポートメモリ回路１０２の読出しボルトＲＰ１よりス
テップ１で書き込んだデータをシステムバスＳＢＩに乗
せる。そしてＡＬＵ１０３でシステムバスＳＢＩのデー
タとＡＬＵ１０３内のＴＥＭＰレジスタ１０７のデータ
とを比較する。そして、この比較結果をステータス線Ｓ
ＬＩに乗せてコントローラ１０６に知らせ、コントロー
ラ１０６ではＰａ５ｓ／Ｆａｉ１の判断を行う。
テップ１で書き込んだデータをシステムバスＳＢＩに乗
せる。そしてＡＬＵ１０３でシステムバスＳＢＩのデー
タとＡＬＵ１０３内のＴＥＭＰレジスタ１０７のデータ
とを比較する。そして、この比較結果をステータス線Ｓ
ＬＩに乗せてコントローラ１０６に知らせ、コントロー
ラ１０６ではＰａ５ｓ／Ｆａｉ１の判断を行う。
ステップ３：
多ポートメモリ回路１０２の読出しポートＲＰＩ、ＲＰ
２よりステップ１で書き込んだデータをシステムバスＳ
ＢＩ、ＳＢ２に乗せる。そしてＡＬＵ１０３でシステム
バスＳＢＩ、ＳＢ２のデータを比較する。そして、この
比較結果をステータス線ＳＬｌに乗せ、コントローラ１
０６に知らせ、コントローラ１０６はＰａ５ｓ／Ｆａｉ
ｌを判断する。
２よりステップ１で書き込んだデータをシステムバスＳ
ＢＩ、ＳＢ２に乗せる。そしてＡＬＵ１０３でシステム
バスＳＢＩ、ＳＢ２のデータを比較する。そして、この
比較結果をステータス線ＳＬｌに乗せ、コントローラ１
０６に知らせ、コントローラ１０６はＰａ５ｓ／Ｆａｉ
ｌを判断する。
このように、３ステツプを用いて１アドレスの１つのデ
ータについてのテストを行なっていたのであるか、デー
タには０”レベルと“１”レベルとの２状態が存在する
ために、１アドレスについてのテストには合計６ステツ
プを要することになる。そこで１アドレスに対するテス
トステップ数は、一般的には次の式で表わされることに
なる。
ータについてのテストを行なっていたのであるか、デー
タには０”レベルと“１”レベルとの２状態が存在する
ために、１アドレスについてのテストには合計６ステツ
プを要することになる。そこで１アドレスに対するテス
トステップ数は、一般的には次の式で表わされることに
なる。
ステップ数−２×
（書込みポート数×（１＋読出しポート数））・・・（
１） この（］）式から分かるように、ポート数か増大すれば
するほど、テストのためのステップ数が増大していくこ
とになり、テストサイクルが長くなっていたのである。
１） この（］）式から分かるように、ポート数か増大すれば
するほど、テストのためのステップ数が増大していくこ
とになり、テストサイクルが長くなっていたのである。
また、テストを行なうことができないポートか存在する
という問題点について、次に説明する。
という問題点について、次に説明する。
第８図に示した多ポートメモリ回路のシステム例に対し
て、システムの処理能力を向上させるために並列処理か
行なえるように、第９図で示すような多ポートメモリ回
路のシステムか構成されることがある。
て、システムの処理能力を向上させるために並列処理か
行なえるように、第９図で示すような多ポートメモリ回
路のシステムか構成されることがある。
この多ポートメモリ回路のシステム例では、多ポートメ
モリ回路１０８として５ポート読出し、３ポート書込み
のものが用いられていて、メモリの多重化アクセスが行
なえるようにしである。また、ＡＬＵ１０９．ＦＰＵＩ
ＩＯ，Ｉ／Ｆｌｌｌ。
モリ回路１０８として５ポート読出し、３ポート書込み
のものが用いられていて、メモリの多重化アクセスが行
なえるようにしである。また、ＡＬＵ１０９．ＦＰＵＩ
ＩＯ，Ｉ／Ｆｌｌｌ。
コントローラ１１２などの機能ブロックも多ポートメモ
リ回路１０８の各々異なるポートにシステムバスを介さ
ずに直接に接続している。
リ回路１０８の各々異なるポートにシステムバスを介さ
ずに直接に接続している。
このようにシステムを組む場合、ＡＬＵ１０９の実行時
でも他のＦＰＵＩＩｏ、１／Ｆｌｌｌなどは並列に処理
できるためにシステム全体の処理能力を向上させること
かでき、一般的に広く用いられている。
でも他のＦＰＵＩＩｏ、１／Ｆｌｌｌなどは並列に処理
できるためにシステム全体の処理能力を向上させること
かでき、一般的に広く用いられている。
ところで、このようなシステムに対してメモリテストを
行なう場合の手順は次のようになる。
行なう場合の手順は次のようになる。
ＡＬＵ１０９に接続されている読出しポートＲＰＩ
ＲＰ２、および書込みポートＷＰ１のテスト方法は上記
の第８図のシステム例に対するものと同一である。また
ＦＰＵｌｌ ０に対する読出しポートＲＰ３ ＲＰ４
および書込みポートＷＰ２のテストも、ＡＬＵ１０９と
同様な方法で行なうことかできる。
ＲＰ２、および書込みポートＷＰ１のテスト方法は上記
の第８図のシステム例に対するものと同一である。また
ＦＰＵｌｌ ０に対する読出しポートＲＰ３ ＲＰ４
および書込みポートＷＰ２のテストも、ＡＬＵ１０９と
同様な方法で行なうことかできる。
しかしがら、Ｉ／Ｆｌｌｌに接続された読出しボー）Ｒ
Ｐ５および書込みポートＷＰ３については、このシステ
ムだけではテストすることができない。なぜならば、Ｉ
／Ｆｌｌｌの回路が比較回路を備えておらず、書込みポ
ートからの書込みデータとメモリセルからの読み出しデ
ータとを比較するすることができないからである。
Ｐ５および書込みポートＷＰ３については、このシステ
ムだけではテストすることができない。なぜならば、Ｉ
／Ｆｌｌｌの回路が比較回路を備えておらず、書込みポ
ートからの書込みデータとメモリセルからの読み出しデ
ータとを比較するすることができないからである。
このように、多ポートメモリ回路の性質を活用してポー
トを多重化して用いようとする場合には、テストの行な
えないポートが存在することになってしまっていたので
ある。
トを多重化して用いようとする場合には、テストの行な
えないポートが存在することになってしまっていたので
ある。
この発明は、このような従来の問題点に鑑みてなされた
もので、多ポートメモリ回路の全ポートのテストを容易
に行うことかできる多ポートメモリ回路のテスト装置を
提供することをｌ］的とする。
もので、多ポートメモリ回路の全ポートのテストを容易
に行うことかできる多ポートメモリ回路のテスト装置を
提供することをｌ］的とする。
［発明の構成コ
（課題を解決するための手段）
この発明の多ポートメモリ回路のテスト装置は、多ポー
トメモリ回路の書込みポートの中から１つの書込みポー
トを選択し、選択された書込みポートの書込みデータを
出力する書込みポート選択回路と、前記書込みポート選
択回路より出力される書込みデータを一時保持するレジ
スタと、前記レジスタの保持１−でいる書込みデータと
、前記多ポートメモリ回路のすべての読出しポートから
出力されるデータとを比較して一致・不一致を判定し、
その判定結果情報を出力する比較回路とを備えたもので
ある。
トメモリ回路の書込みポートの中から１つの書込みポー
トを選択し、選択された書込みポートの書込みデータを
出力する書込みポート選択回路と、前記書込みポート選
択回路より出力される書込みデータを一時保持するレジ
スタと、前記レジスタの保持１−でいる書込みデータと
、前記多ポートメモリ回路のすべての読出しポートから
出力されるデータとを比較して一致・不一致を判定し、
その判定結果情報を出力する比較回路とを備えたもので
ある。
また、前記書込みポート選択回路か、テスト信号と同期
して動作し、テスト信号かアクティブ状態の時のみ選択
した書込みポートへ書込みデータを出力するようにてき
る。
して動作し、テスト信号かアクティブ状態の時のみ選択
した書込みポートへ書込みデータを出力するようにてき
る。
さらに、前記比較回路かテスト信号と同期して出力動作
し、テスト信号がアクティブ状態の時のみに不一致情報
を出力するようにてきる。
し、テスト信号がアクティブ状態の時のみに不一致情報
を出力するようにてきる。
（作用）
この発明の多ポートメモリ回路のテスト装置では、書込
みポート選択回路により多ポートメモリ回路の書込みポ
ートの中から１つの書込みポートを選択し、選択された
書込みポートの書込みデータを出力し、同時に、レジス
タによりこの書込みポート選択回路からの書込みデータ
を一時保持させる。そして比較回路において、多ポート
メモリ回路のすべての読出しポートから出力されるデー
タを前記レジスタの保持している書込みデータと比較し
て一致・不一致を判定し、その判定結果情報を出力する
。
みポート選択回路により多ポートメモリ回路の書込みポ
ートの中から１つの書込みポートを選択し、選択された
書込みポートの書込みデータを出力し、同時に、レジス
タによりこの書込みポート選択回路からの書込みデータ
を一時保持させる。そして比較回路において、多ポート
メモリ回路のすべての読出しポートから出力されるデー
タを前記レジスタの保持している書込みデータと比較し
て一致・不一致を判定し、その判定結果情報を出力する
。
こうして、この発明の多ポートメモリ回路のテスト装置
では、多ポートメモリ回路の各メモリセルに対して、書
込みポート選択回路により選択された書込みポートから
の書込みデータと当該メモリセルに対する全読出しポー
トからのすべてのデータとの一致・不一致の判定が一斉
に行なえるのである。
では、多ポートメモリ回路の各メモリセルに対して、書
込みポート選択回路により選択された書込みポートから
の書込みデータと当該メモリセルに対する全読出しポー
トからのすべてのデータとの一致・不一致の判定が一斉
に行なえるのである。
また書込みポート選択回路がテスト信号と同期して動作
し、テスト信号かアクティブ状態の時のみ選択した書込
みポートへ書込みデータを出力するようにすることによ
り、あるいは比較回路かテスト信号と同期して出力動作
し、テスト信号がアクティブ状態の時のみに不一致の判
定情報を出力するようにすることにより、このテスト装
置を必要な時にのみ動作させることができるようになる
。
し、テスト信号かアクティブ状態の時のみ選択した書込
みポートへ書込みデータを出力するようにすることによ
り、あるいは比較回路かテスト信号と同期して出力動作
し、テスト信号がアクティブ状態の時のみに不一致の判
定情報を出力するようにすることにより、このテスト装
置を必要な時にのみ動作させることができるようになる
。
（実施例）
以下、この発明の実施例を図に基づいて詳説する。
第１図はこの発明の一実施例のシステム構成を示してい
る。この実施例に用いられる多ポートメモリ回路１は第
７図に示したものと同様にｍ個の書込みポートＷＰＩ〜
Ｗ Ｐ ｍと、ｋ個の読出しポートＲＰ １〜ＲＰｋと
を備えており、扱われるデータのビット幅はｎである。
る。この実施例に用いられる多ポートメモリ回路１は第
７図に示したものと同様にｍ個の書込みポートＷＰＩ〜
Ｗ Ｐ ｍと、ｋ個の読出しポートＲＰ １〜ＲＰｋと
を備えており、扱われるデータのビット幅はｎである。
なお、各書込みポートＷＰＩ〜Ｗ Ｐ ｍおよび読出し
ポートＲＰＩ〜ＲＰｋに対するアドレス線、データ線、
制御線の構成は第７図と同一であるので、その説明を省
略する。
ポートＲＰＩ〜ＲＰｋに対するアドレス線、データ線、
制御線の構成は第７図と同一であるので、その説明を省
略する。
この実施例では、多ポートメモリ回路１に対して書込み
ポートＷＰ １〜Ｗ Ｐ ｍの中から１つの書込みポー
トＷＰｉを選択し、選択された書込みポートＷＰｉに入
力された書込みデータをレジスタに出力する書込みポー
ト選択回路２と、この書込みポート選択回路２から入力
されてくる書込みデータを一時保持するレジスタ３と、
このレジスタ３の保持する書込みデータを、読出しポー
トＲＰ１〜ＲＰｋそれぞれからのデータのすべてと比較
して一致・不一致を判定し、その判定結果情報を出力す
る比較回路４とが多ポートメモリ回路１に接続されてい
る。
ポートＷＰ １〜Ｗ Ｐ ｍの中から１つの書込みポー
トＷＰｉを選択し、選択された書込みポートＷＰｉに入
力された書込みデータをレジスタに出力する書込みポー
ト選択回路２と、この書込みポート選択回路２から入力
されてくる書込みデータを一時保持するレジスタ３と、
このレジスタ３の保持する書込みデータを、読出しポー
トＲＰ１〜ＲＰｋそれぞれからのデータのすべてと比較
して一致・不一致を判定し、その判定結果情報を出力す
る比較回路４とが多ポートメモリ回路１に接続されてい
る。
書込みポート選択回路２には、すべての書込みポートＷ
ＰＩ〜Ｗ Ｐ ｍの書込み制御線ＷＥＩ〜ＷＥｍと書込
みデータ線ＷＤＩ〜Ｗ Ｄ ｍが接続され、さらにテス
ト信号ＴＥ ＳＴが入力されるようになっていて、テス
ト信号ＴＥＳＴかアクティブ状態の時にのみ書込み制御
線ＷＥｉを介して選択された書込みポートＷＰｉに対す
る書き込みデータかレジスタ３に出力されるようになっ
ている。
ＰＩ〜Ｗ Ｐ ｍの書込み制御線ＷＥＩ〜ＷＥｍと書込
みデータ線ＷＤＩ〜Ｗ Ｄ ｍが接続され、さらにテス
ト信号ＴＥ ＳＴが入力されるようになっていて、テス
ト信号ＴＥＳＴかアクティブ状態の時にのみ書込み制御
線ＷＥｉを介して選択された書込みポートＷＰｉに対す
る書き込みデータかレジスタ３に出力されるようになっ
ている。
この書込みポート選択回路２は第２図に示すような回路
により構成することかできる。この第２図の回路構成例
において、各書込みポートＷＰ １〜Ｗ Ｐ ｍに接続
された書込みデータ線ＷＤＩ〜ＷＤｍそれぞれかトライ
ステートバッファ２１１〜２１ｍ各々に接続され、この
各トライステートバッファ２１１〜２１ｍの出力は書込
みポート選択回路２の出力線となっている。また書込み
制御線ＷＥＩ〜Ｗ Ｅ ｍそれぞれはテスト信号線ＴＥ
ＳＴと共にＡＮＤ回路２２１〜２２ｍ各々に入力され、
この各ＡＮＤ回路２２１〜２２ｍの出力が各トライステ
ートバッファ２１１〜２１ｍの制御信号となるように接
続されている。
により構成することかできる。この第２図の回路構成例
において、各書込みポートＷＰ １〜Ｗ Ｐ ｍに接続
された書込みデータ線ＷＤＩ〜ＷＤｍそれぞれかトライ
ステートバッファ２１１〜２１ｍ各々に接続され、この
各トライステートバッファ２１１〜２１ｍの出力は書込
みポート選択回路２の出力線となっている。また書込み
制御線ＷＥＩ〜Ｗ Ｅ ｍそれぞれはテスト信号線ＴＥ
ＳＴと共にＡＮＤ回路２２１〜２２ｍ各々に入力され、
この各ＡＮＤ回路２２１〜２２ｍの出力が各トライステ
ートバッファ２１１〜２１ｍの制御信号となるように接
続されている。
そこで、テスト信号ＴＥＳＴがアクティブ状態である時
、書込み制御線ＷＥＩ〜Ｗ Ｅ ｍの選択された書込み
制御線ＷＥｉがアクティブ状態であればＡＮＤ回路２２
ｉの出力は“１”レベルとなり、これによって制御され
るトライステートバッファ２１ｉはオン状態となり、そ
の書込みポートＷＰｉの書込みデータを書込みポート選
択回路２より出力することができる。しかしながら、書
込み制御線ＷＥｉか非アクテイブ状態であれば、ＡＮＤ
回路２２ｉの出力は“０”レベルとなり、これによって
制御されるトライステートバッファ２１ｉがオフ状態と
なり、その書込みポートＷＰｌの書込みデータを書込み
ポート選択回路２からレジスタ３に出力することはない
。 レジスタ３はフリップフロップなどの論理回路で構
成され、書込みポート選択回路２から出力されるデータ
を多ポートメモリ回路１と同じタイミングで格納し、−
時保持するようになっている。 このレジスタ３は第３
図の示すような回路で構成することができる。
、書込み制御線ＷＥＩ〜Ｗ Ｅ ｍの選択された書込み
制御線ＷＥｉがアクティブ状態であればＡＮＤ回路２２
ｉの出力は“１”レベルとなり、これによって制御され
るトライステートバッファ２１ｉはオン状態となり、そ
の書込みポートＷＰｉの書込みデータを書込みポート選
択回路２より出力することができる。しかしながら、書
込み制御線ＷＥｉか非アクテイブ状態であれば、ＡＮＤ
回路２２ｉの出力は“０”レベルとなり、これによって
制御されるトライステートバッファ２１ｉがオフ状態と
なり、その書込みポートＷＰｌの書込みデータを書込み
ポート選択回路２からレジスタ３に出力することはない
。 レジスタ３はフリップフロップなどの論理回路で構
成され、書込みポート選択回路２から出力されるデータ
を多ポートメモリ回路１と同じタイミングで格納し、−
時保持するようになっている。 このレジスタ３は第３
図の示すような回路で構成することができる。
この回路例では、ｎビットのデータの各々のビットに対
応するｎ個のフリップフロップＦ／Ｆ １〜Ｆ ／ Ｆ
ｎが書込みポート選択回路２からのデータ入力線ＩＮ
に接続され、また各フリップフロップＦ／Ｆ １〜Ｆ
／ Ｆ ｎにクロック線ＣＬＫからクロックが同時に入
力されるようになっている。そして各フリップフロップ
Ｆ／Ｆ １〜Ｆ ／ Ｆ ｒ＋からの出力線ＯＴは比較
回路４に接続されている。
応するｎ個のフリップフロップＦ／Ｆ １〜Ｆ ／ Ｆ
ｎが書込みポート選択回路２からのデータ入力線ＩＮ
に接続され、また各フリップフロップＦ／Ｆ １〜Ｆ
／ Ｆ ｎにクロック線ＣＬＫからクロックが同時に入
力されるようになっている。そして各フリップフロップ
Ｆ／Ｆ １〜Ｆ ／ Ｆ ｒ＋からの出力線ＯＴは比較
回路４に接続されている。
そこでレジスタ３は、クロック信号ＣＬＫにより、書込
みポート選択回路２が選択した書込みポー）ＷＰｉに対
して与えられる書込みデータをその書込みポートＷＰｉ
が取り込むタイミングと同一のタイミングで入力されて
来る書込みポート選択回路２からのデータを保持するこ
とかできるようになる。
みポート選択回路２が選択した書込みポー）ＷＰｉに対
して与えられる書込みデータをその書込みポートＷＰｉ
が取り込むタイミングと同一のタイミングで入力されて
来る書込みポート選択回路２からのデータを保持するこ
とかできるようになる。
第４図はレジスタ３の別の回路構成を示しており、フリ
ップフロップＦ／Ｆ １〜Ｆ ／ Ｆ ｎの構成は第３
図の回路と共通であるか、ＡＮＤ回路３］を付加するこ
とにより、タイミングを与えるクロック線ＣＬＫと共に
テスト信号ＴＥＳＴが入力され、テスト信号ＴＥＳＴが
アクティブ状態の時にのみ書込みポート選択回路２が取
り込む書込みデータをレジスタ３に格納できるようにし
ている。
ップフロップＦ／Ｆ １〜Ｆ ／ Ｆ ｎの構成は第３
図の回路と共通であるか、ＡＮＤ回路３］を付加するこ
とにより、タイミングを与えるクロック線ＣＬＫと共に
テスト信号ＴＥＳＴが入力され、テスト信号ＴＥＳＴが
アクティブ状態の時にのみ書込みポート選択回路２が取
り込む書込みデータをレジスタ３に格納できるようにし
ている。
比較回路４は、レジスタ３で保持されている選択された
特定の書込みポートＷＰｌに対する書込みデータと、す
べての読出しポートＲＰＩ〜ＲＰｋに出力されるデータ
とを比較し、一致・不一致の判定結果情報を生成し、テ
スト信号Ｔ Ｅ Ｓ ’ｒがアクティブ状態の時のみ、
不一致情報を出力するものである。
特定の書込みポートＷＰｌに対する書込みデータと、す
べての読出しポートＲＰＩ〜ＲＰｋに出力されるデータ
とを比較し、一致・不一致の判定結果情報を生成し、テ
スト信号Ｔ Ｅ Ｓ ’ｒがアクティブ状態の時のみ、
不一致情報を出力するものである。
この比較回路４は第５図に示すような回路により構成す
ることができる。第５図の比較回路４では、すべての読
出しポートＲＰ １〜ＲＰｋのデータが各ビットごとの
ＮＡＮＤ回路４１とＯＲ回路４２とに入力されるように
接続されている。またＮＡＮＤ回路４１の出力はレジス
タ３の同一ビット位置のデータと共にＡＮＤ回路４３に
入力されるように接続され、ＯＲ回路４２の出力はレジ
スタ３の同一ビット位置のデータの反転データと共にＡ
ＮＤ回路４４に入力されるように接続されている。
ることができる。第５図の比較回路４では、すべての読
出しポートＲＰ １〜ＲＰｋのデータが各ビットごとの
ＮＡＮＤ回路４１とＯＲ回路４２とに入力されるように
接続されている。またＮＡＮＤ回路４１の出力はレジス
タ３の同一ビット位置のデータと共にＡＮＤ回路４３に
入力されるように接続され、ＯＲ回路４２の出力はレジ
スタ３の同一ビット位置のデータの反転データと共にＡ
ＮＤ回路４４に入力されるように接続されている。
そして、２つのＡＮＤ回路４３．４４の出力はＯＲ回路
４５に入力され、このＯＲ回路４５の出力が当該ビット
の一致・不一致情報として出力されるようになっている
。
４５に入力され、このＯＲ回路４５の出力が当該ビット
の一致・不一致情報として出力されるようになっている
。
各ビットに対するこのＯＲ回路４５の出ツノは、ＯＲ回
路４６の入力となり、このＯＲ回路４６が各ビットごと
の一致・不一致情報を統合するｎビット全体の一致・不
一致情報を出力し、ＡＮＤ回路４７によりテスト信号Ｔ
ＥＳＴとのＡＮＤをとって、テスト信号ＴＥＳＴがアク
ティブ状態の時のみ不一致情報を出力するようになって
いる。
路４６の入力となり、このＯＲ回路４６が各ビットごと
の一致・不一致情報を統合するｎビット全体の一致・不
一致情報を出力し、ＡＮＤ回路４７によりテスト信号Ｔ
ＥＳＴとのＡＮＤをとって、テスト信号ＴＥＳＴがアク
ティブ状態の時のみ不一致情報を出力するようになって
いる。
なおＡＮＤ回路４７の存在により、テスト信号ＴＥＳＴ
が非アクテイブ状態であれば、ＯＲ回路４６の出力に依
存せずに常に一致情報を出力することになる。
が非アクテイブ状態であれば、ＯＲ回路４６の出力に依
存せずに常に一致情報を出力することになる。
次に、この比較回路４の動作を１ビツト分について詳し
く説明する。
く説明する。
いま、レジスタ３に“１°のデータが保持されていると
仮定する。各読出しポートＲＰＩ〜ＲＰｋから読出され
たデータがすべて“１”である時、ＮＡＮＤ回路４１は
“０″のデータを出力し、ＡＮＤ回路４３も“Ｏ”を出
力する。またＯＲ回路４２は“１”を出力するか、ＡＮ
Ｄ回路４４にはレジスタ３からの“１”の反転データ“
０“か人力されているのでその出力は“０“となり、Ｏ
Ｒ回路４５の出力も“０”となり、この１ビツトに対す
る一致・不一致判定情報は「一致」となり、この「一致
」を表わす“Ｏ”データがＯＲ回路４６に入力される。
仮定する。各読出しポートＲＰＩ〜ＲＰｋから読出され
たデータがすべて“１”である時、ＮＡＮＤ回路４１は
“０″のデータを出力し、ＡＮＤ回路４３も“Ｏ”を出
力する。またＯＲ回路４２は“１”を出力するか、ＡＮ
Ｄ回路４４にはレジスタ３からの“１”の反転データ“
０“か人力されているのでその出力は“０“となり、Ｏ
Ｒ回路４５の出力も“０”となり、この１ビツトに対す
る一致・不一致判定情報は「一致」となり、この「一致
」を表わす“Ｏ”データがＯＲ回路４６に入力される。
しかしながら、読出しポートＲＰＩ〜ＲＰｋの内のいず
れかのデータが“０”であった場合には、ＮＡＮＤ回路
４１の出力は“１”となり、ＡＮＤ回路４３の出力も“
１”となり、ＯＲ回路４５は当該１ビツトのデータが「
不一致」であることを表わす“１”のデータを出力し、
これが全ビットを統合するＯＲ回路４６に入力される。
れかのデータが“０”であった場合には、ＮＡＮＤ回路
４１の出力は“１”となり、ＡＮＤ回路４３の出力も“
１”となり、ＯＲ回路４５は当該１ビツトのデータが「
不一致」であることを表わす“１”のデータを出力し、
これが全ビットを統合するＯＲ回路４６に入力される。
ら読出されたデータのすべてが“０′データである時に
は、ＮＡＮＤ回路４１は“１”データを出力するが、Ａ
ＮＤ回路４３ではレジスタ３からの入力が“０′である
ために、その出力は０”となる。またＯＲ回路４２の出
力は“０”であり、ＡＮＤ回路４４も“Ｏ′を出力し、
ＯＲ回路４５の出力も“０”となり、「一致」を表わす
“０”データがこの１ビツトに関して出力されることに
なる。
は、ＮＡＮＤ回路４１は“１”データを出力するが、Ａ
ＮＤ回路４３ではレジスタ３からの入力が“０′である
ために、その出力は０”となる。またＯＲ回路４２の出
力は“０”であり、ＡＮＤ回路４４も“Ｏ′を出力し、
ＯＲ回路４５の出力も“０”となり、「一致」を表わす
“０”データがこの１ビツトに関して出力されることに
なる。
しかしなから、読出しポートＲＰＩ〜ＲＰｋの内のいず
れかのデータが“１”であった場合には、ＮＡＮＤ回路
４１の出力は“１′であるが、ＡＮＤ回路４３の出力は
、レジスタ３からの人力が“０″であるために０”とな
る。またＯＲ回路４２は、読出しポートＲＰ １〜ＲＰ
ｋのいずれかのデータが“１”であるので“１”をＡＮ
Ｄ回路４４に出力する。ＡＮＤ回路４４の他方の入力は
レジスタ３がらのデータの反転データであるので“１′
であり、結局、このＡＮＤ回路４４の出力は“１”とな
り、ＯＲ回路４５の出力も当該ビットが「不一致」であ
ることを示すデータ“１′を出力することになる。
れかのデータが“１”であった場合には、ＮＡＮＤ回路
４１の出力は“１′であるが、ＡＮＤ回路４３の出力は
、レジスタ３からの人力が“０″であるために０”とな
る。またＯＲ回路４２は、読出しポートＲＰ １〜ＲＰ
ｋのいずれかのデータが“１”であるので“１”をＡＮ
Ｄ回路４４に出力する。ＡＮＤ回路４４の他方の入力は
レジスタ３がらのデータの反転データであるので“１′
であり、結局、このＡＮＤ回路４４の出力は“１”とな
り、ＯＲ回路４５の出力も当該ビットが「不一致」であ
ることを示すデータ“１′を出力することになる。
これらの動作を表にまとめると次ページの表１のように
なる。
なる。
以下、余白
二のようにして各ビットごとに生成された一致・不一致
の判定情報は、全ビ・ソトを統合して一致・不一致を判
定するＯＲ回路４６に入力される。
の判定情報は、全ビ・ソトを統合して一致・不一致を判
定するＯＲ回路４６に入力される。
そしてこのＯＲ回路４６ては、全ビットに対するデータ
が“０”であった時には“０”の一致判定情報が出力さ
れ、それ以外の場合、つまりいずれかのビットに関する
一致・不一致判定情報が“１”となる「不一致」判定情
報であれば、“１”のデータを出力して「不一致」の判
定情報をＡＮＤ回路４７に出力することになる。
が“０”であった時には“０”の一致判定情報が出力さ
れ、それ以外の場合、つまりいずれかのビットに関する
一致・不一致判定情報が“１”となる「不一致」判定情
報であれば、“１”のデータを出力して「不一致」の判
定情報をＡＮＤ回路４７に出力することになる。
ＡＮＤ回路４７ては、テスト信号ＴＥＳＴがアクティブ
状態である場合にのみ「不一致」の判定情報である“１
°を出力し、それ以外の場合には、ＯＲ回路４６からの
出力に関係なく「一致」判定情報としての“０′データ
を出力する。
状態である場合にのみ「不一致」の判定情報である“１
°を出力し、それ以外の場合には、ＯＲ回路４６からの
出力に関係なく「一致」判定情報としての“０′データ
を出力する。
このようにして、この実施例の場合には、多ポートメモ
リ回路１の書込みポートＷＰ １〜Ｗ Ｐ ｍのうち、
書込みポート選択回路２により選択された１つの書込み
ポートＷＰｉからの書込みデータをレジスタ３に一時保
持しておき、比較回路４（こおいて、このレジスタ３に
保持されている書込みデータを読出しポートＲＰＩ〜Ｒ
Ｐｋ各々がらのデータすべてと一斉に比較して一致・不
一致を判定し、不一致情報に関してはテスト信号ＴＥＳ
Ｔがアクティブ状態である時のみ出力するのである。
リ回路１の書込みポートＷＰ １〜Ｗ Ｐ ｍのうち、
書込みポート選択回路２により選択された１つの書込み
ポートＷＰｉからの書込みデータをレジスタ３に一時保
持しておき、比較回路４（こおいて、このレジスタ３に
保持されている書込みデータを読出しポートＲＰＩ〜Ｒ
Ｐｋ各々がらのデータすべてと一斉に比較して一致・不
一致を判定し、不一致情報に関してはテスト信号ＴＥＳ
Ｔがアクティブ状態である時のみ出力するのである。
第６図はこの発明の他の実施例を示すものであり、第９
図の従来例と同様の５ポート読出し、３ポート書込みの
多ポートメモリ回路１に対するテスト装置の実施例であ
る。なお、この多ポートメモリ回路１において、第９図
と同一の部分については同一の符号を付して示しである
。
図の従来例と同様の５ポート読出し、３ポート書込みの
多ポートメモリ回路１に対するテスト装置の実施例であ
る。なお、この多ポートメモリ回路１において、第９図
と同一の部分については同一の符号を付して示しである
。
そしてこの実施例では、書込みポート選択回路２に各書
込みポートＷＰユ〜ＷＰ３の書込みデータが入力できる
ように書込みデータ線ＷＤＩ〜ＷＤ３および書込み制御
線ＷＥ１〜ＷＥ３が接続され、またコントローラ１１２
からテスト信号ＴＥＳＴが入力できるように接続されて
いる。
込みポートＷＰユ〜ＷＰ３の書込みデータが入力できる
ように書込みデータ線ＷＤＩ〜ＷＤ３および書込み制御
線ＷＥ１〜ＷＥ３が接続され、またコントローラ１１２
からテスト信号ＴＥＳＴが入力できるように接続されて
いる。
またレジスタ３にはクロックＣＬＫが入力できるように
接続され、比較回路４には各読出しポートＲＰＩ〜ＲＰ
５のデータが入力できるように読出しデータ線ＲＤ１〜
ＲＤ５が接続されている。
接続され、比較回路４には各読出しポートＲＰＩ〜ＲＰ
５のデータが入力できるように読出しデータ線ＲＤ１〜
ＲＤ５が接続されている。
そしてこの比較回路４の一致・不一致判定情報はコント
ローラ１１２に出力できるようにコントローラ１１２に
接続されている。
ローラ１１２に出力できるようにコントローラ１１２に
接続されている。
この実施例の多ポートメモリ回路のテスト装置により多
ポートメモリ回路１をテストする場合には、以下の手順
に従う。
ポートメモリ回路１をテストする場合には、以下の手順
に従う。
ステップ１：
テスト信号ＴＥＳＴをアクティブ状態にして、書込みポ
ート選択回路２により１つの書込みポート、例えばてＷ
ＰＩを選択してその書込みポートＷＰＩの書込みデータ
をレジスタ３に保持させる。
ート選択回路２により１つの書込みポート、例えばてＷ
ＰＩを選択してその書込みポートＷＰＩの書込みデータ
をレジスタ３に保持させる。
ステップ２：
テスト信号ＴＥＳＴをアクティブ状態にして、すべての
読出しポートＲＰＩ〜ＲＰ５より、ステップ１で書込ん
だアドレスのデータを一斉に読出し、比較回路４におい
て一致・不一致判定を行ない、この一致・不一致判定結
果情報をコントローラ１１２に出力し、ここでＰａ５ｓ
／Ｆａｉｌの判断を行なう。
読出しポートＲＰＩ〜ＲＰ５より、ステップ１で書込ん
だアドレスのデータを一斉に読出し、比較回路４におい
て一致・不一致判定を行ない、この一致・不一致判定結
果情報をコントローラ１１２に出力し、ここでＰａ５ｓ
／Ｆａｉｌの判断を行なう。
上記の２ステツプのテストは書込みデータ“０““１′
の両方について行なわれる。すなわち、１アドレスのテ
ストを読出しポートの数が幾ら大きくても、その数に関
係なく４ステツプで完了することができるのである。
の両方について行なわれる。すなわち、１アドレスのテ
ストを読出しポートの数が幾ら大きくても、その数に関
係なく４ステツプで完了することができるのである。
これを第９図の従来の多ポートメモリ回路１０８に対す
るテスト手順のステップと比較すると、従来は（１）式
に従って、 ５ＴＩ−２Ｘ３Ｘ （１＋５）−３６（ステップ）であ
ったところ、この実施例では、書込みポートの数の２倍
のステップだけで済み、 ５Ｔ２−２ｘ２ｘ３−１２ （ステップ）となり、格段
にテストステップ数を削減できてテストサイクルを短く
できるのである。
るテスト手順のステップと比較すると、従来は（１）式
に従って、 ５ＴＩ−２Ｘ３Ｘ （１＋５）−３６（ステップ）であ
ったところ、この実施例では、書込みポートの数の２倍
のステップだけで済み、 ５Ｔ２−２ｘ２ｘ３−１２ （ステップ）となり、格段
にテストステップ数を削減できてテストサイクルを短く
できるのである。
［発明の効果］
以上のようにこの発明によれば、読出しポート全体のデ
ータを一斉に書込みポートの書込みデータと比較して一
致・不一致を判定するので、多ポートメモリ回路のメモ
リテストのステップ数が書込みポートの数との関係のみ
で決定されることになり、 ステップ数域 ２Ｘ２Ｘ （書込みポートの数） となり、（２）式で求められる従来のメモリテストのス
テップ数に比べて、２／（読出しポートの数）とするこ
とができ、テストステップ数を削減してテストサイクル
を短くできるのである。
ータを一斉に書込みポートの書込みデータと比較して一
致・不一致を判定するので、多ポートメモリ回路のメモ
リテストのステップ数が書込みポートの数との関係のみ
で決定されることになり、 ステップ数域 ２Ｘ２Ｘ （書込みポートの数） となり、（２）式で求められる従来のメモリテストのス
テップ数に比べて、２／（読出しポートの数）とするこ
とができ、テストステップ数を削減してテストサイクル
を短くできるのである。
また読出しポート全部の読出しデータを書込みデータと
比較するので、テストできないポートが発生することが
なく、正確にすべてのポートのテストができる。
比較するので、テストできないポートが発生することが
なく、正確にすべてのポートのテストができる。
第１図はこの発明の一実施例の回路ブロック図、第２図
は上記の実施例で用いられる書込みポート選択回路の詳
しい構成を示すブロック図、第３図は上記の実施例で用
いられるレジスタの詳しい構成を示すブロック図、第４
図は上記のレジスタの他の回路構成を示すブロック図、
第５図は上記の実施例で用いられる比較回路の詳しい構
成を示すブロック図、第６図はこの発明の他の実施例の
回路ブロック図、第７図は一般的な多ポートメモリ回路
の構成を示すブロック図、第８図は従来例の回路ブロッ
ク図、第９図は他の従来例の回路ブロック図である。 １・・・多ポートメモリ回路 ２・・・書込みポート選択回路 ３・・・レジスタ ４・・・比較回路ＴＥＳＴ
・・・テスト信号
は上記の実施例で用いられる書込みポート選択回路の詳
しい構成を示すブロック図、第３図は上記の実施例で用
いられるレジスタの詳しい構成を示すブロック図、第４
図は上記のレジスタの他の回路構成を示すブロック図、
第５図は上記の実施例で用いられる比較回路の詳しい構
成を示すブロック図、第６図はこの発明の他の実施例の
回路ブロック図、第７図は一般的な多ポートメモリ回路
の構成を示すブロック図、第８図は従来例の回路ブロッ
ク図、第９図は他の従来例の回路ブロック図である。 １・・・多ポートメモリ回路 ２・・・書込みポート選択回路 ３・・・レジスタ ４・・・比較回路ＴＥＳＴ
・・・テスト信号
Claims (3)
- （１）多ポートメモリ回路の書込みポートの中から１つ
の書込みポートを選択し、選択された書込みポートの書
込みデータを出力する書込みポート選択回路と、 前記書込みポート選択回路より出力される書込みデータ
を一時保持するレジスタと、 前記レジスタの保持している書込みデータと、前記多ポ
ートメモリ回路のすべての読出しポートから出力される
データとを比較して一致・不一致を判定し、その判定結
果情報を出力する比較回路とを備えて成ることを特徴と
する多ポートメモリ回路のテスト装置。 - （２）前記書込みポート選択回路が、テスト信号と同期
して動作し、テスト信号がアクティブ状態の時のみ選択
した書込みポートの書込みデータを出力することを特徴
とする請求項１に記載の多ポートメモリ回路のテスト装
置。 - （３）前記比較回路がテスト信号と同期して出力動作し
、テスト信号がアクティブ状態の時のみに不一致情報を
出力することを特徴とする特許請求の範囲第１項記載の
多ポートメモリ回路のテスト装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013574A JPH03219349A (ja) | 1990-01-25 | 1990-01-25 | 多ポートメモリ回路のテスト装置 |
| KR1019910001009A KR910014954A (ko) | 1990-01-25 | 1991-01-22 | 다포트메모리회로의 테스트장치 |
| EP91100981A EP0439189A1 (en) | 1990-01-25 | 1991-01-25 | Device for testing multi-port memory circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013574A JPH03219349A (ja) | 1990-01-25 | 1990-01-25 | 多ポートメモリ回路のテスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219349A true JPH03219349A (ja) | 1991-09-26 |
Family
ID=11836940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013574A Pending JPH03219349A (ja) | 1990-01-25 | 1990-01-25 | 多ポートメモリ回路のテスト装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0439189A1 (ja) |
| JP (1) | JPH03219349A (ja) |
| KR (1) | KR910014954A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683717A (ja) * | 1992-02-14 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | 大型耐故障不揮発性複数ポート・メモリー |
| JP2012194858A (ja) * | 2011-03-17 | 2012-10-11 | Fuji Electric Co Ltd | 車両用ドア駆動制御検査装置、車両用ドア駆動制御検査方法および車両用ドア駆動制御検査プログラム |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652067A (ja) * | 1991-10-02 | 1994-02-25 | Fujitsu Ltd | マルチポートｒａｍチェック制御方法 |
| EP0757353B1 (en) * | 1995-08-03 | 2002-09-18 | Nortel Networks Limited | Multi-port random access memory |
| DE19920992B4 (de) * | 1999-05-06 | 2005-06-23 | Siemens Ag | Verfahren für einen Zugriff auf eine Speichereinrichtung |
| US6557127B1 (en) | 2000-02-28 | 2003-04-29 | Cadence Design Systems, Inc. | Method and apparatus for testing multi-port memories |
| US7719872B2 (en) * | 2005-12-28 | 2010-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Write-once nonvolatile memory with redundancy capability |
-
1990
- 1990-01-25 JP JP2013574A patent/JPH03219349A/ja active Pending
-
1991
- 1991-01-22 KR KR1019910001009A patent/KR910014954A/ko not_active Abandoned
- 1991-01-25 EP EP91100981A patent/EP0439189A1/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683717A (ja) * | 1992-02-14 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | 大型耐故障不揮発性複数ポート・メモリー |
| JP2012194858A (ja) * | 2011-03-17 | 2012-10-11 | Fuji Electric Co Ltd | 車両用ドア駆動制御検査装置、車両用ドア駆動制御検査方法および車両用ドア駆動制御検査プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910014954A (ko) | 1991-08-31 |
| EP0439189A1 (en) | 1991-07-31 |
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