JPH03219365A - デジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、デジタル映像信号の画の特徴抽出や、信号
変換処理を行うための凡庸のデジタル信号処理装置に関
する。

（従来の技術） デジタル半導体集積回路で小形化されたデジタル信号処
理プロセッサ（ＤＳＰと称されている）のなかで、一般
の事務計算や凡庸の科学技術計算ではなく、アナログ信
号をアナログデジタル変換器を通してデジタル信号の時
系列信号を得た後、このデジタル信号にフィルタ処理や
信号変換処理をおこなわせる目的のデジタル半導体集積
回路がある。

例えば特公昭６４−２２９０号公報や、特公平１−１３
７６４号公報には、デジタルフィルタの高速演算のため
の構成法が開示されている。本発明も処理速度の向上を
目的としているが、デジタルフィルタ演算のみではなく
、より一般的なデジタル信号処理の演算速度向上を目的
としている。

より一般的な例として、市販されているデジタル信号処
理装置を従来例として説明する。

第４図は、従来のデジタル信号処理装置を示すブロック
図である。１は、システムの実行命令を格納するプログ
ラムメモリ（ＲＡＭ）であり、２及び３は命令実行前の
初期値や実行途中の値を格納するデータメモリ（ＲＡＭ
）である。４は累算、乗算、論理和、論理積などの計算
を行う演算器（ＡＬＵ）　、５は命令を解釈して各構成
要素を制御するプログラムコントローラ、６は、各メモ
リのアドレス値を計算、制御するアドレス発生器である
。

データメモリ２．３には、外部装置からからデータバス
Ｂｌ、Ｂ２を通してデータの初期値や定数値が転送され
蓄積され、またプログラムメモリ１にはバスＢ３を通し
て外部装置から命令が転送されて蓄積される。

計算の開始時は、外部装置からバスＢ３を通してアドレ
ス発生器６の初期化、プログラムコントローラ５の初期
化が行われると、プログラムメモリ１の命令がプログラ
ムコントローラ５により読み取られ、具体的な計算処理
が開始される。

上記のような信号処理装置を応用して、フィルタ演算に
必要な処理を行わせようとすると、累算、乗算、論理和
、論理積などの算演算だけでなく、演算結果の桁落し、
信号振幅の飽和などの処理が必要となる。

桁落しや飽和等の処理を上記のシステムで実行する場合
には、次のような手順となる。

Ｓｌ・・・桁落しする前のデータａ　が演算器４で求め
られ、保持されているとする。

Ｓ２・・・ロード：データメモリ２ＱアドレスＭのデー
タｍを、演算器４の内部レジスタに転送する。

Ｓ３・・・アンド：演算器４の内部でデータａ′とデー
タｍのビット毎の論理積を実行し、演算器４内部のレジ
スタに論理積結果ａを保持する。

Ｓ４・・・ストア：演算器４内部にあるデータａをデー
タメモリ１のアドレスＡに転送する。

（発明が解決しようとする課題） 上記のように桁落しをハードウェアで実行するならば演
算要素が簡易であるにもかかわらず、すべてをソウトウ
エアで実行すると１命令以上のステップを要することに
なる。

画像データ、特に数十秒間の移動画像データの場合は、
５＊１０８個位のデータであり、命令サイクル１０　”
”ｓｅｅ　　（ｌｏＯｎｓｅｃ　）としても、５０秒間
必要とする。この命令が１プログラムに１００〜２００
あるとすると、５０００秒〜１００００秒も長くなるこ
とになる。

そこでこの発明は、桁落しや飽和処理命令のステップを
最小限にすることができる信号処理装置を提供すること
を目的とする。

［発明の構成コ （課題を解決するための手段） この発明は、第１のデータメモリのデータ入力端子に論
理演算回路の出力端子を接続し、論理演算回路の一方の
入力端子には演算器が接続されている第１のデータバス
を接続し、他方の入力端子には第２のデータメモリが接
続された第２のデータバスを接続し、上記第１と第２の
データメモリ、論理演算回路及び演算器を共通のプログ
ラムコントローラ、アドレス発生器で制御するように構
成している。

（作用） 上記の手段により、演算器で演算されたデータａ′を第
１のデータメモリに転送する途中で、第２のデータメモ
リのデータｍを読出して、２つのデータａ′とｍを論理
演算回路を通せば、データａ′は自動的にデータｍによ
り変形（桁落し）されて第１のデータメモリに格納され
ることになる。

（実施例） 以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例である。

１１は、システムの実行命令を格納するプログラムメモ
リ（ＲＡＭ）であり、１２及び１３は命令実行前の初期
値や実行途中の値を格納するデータメモリ（ＲＡＭ）で
ある。１４は累算、乗算、論理和、論理積などの計算を
行う演算器（Ａ　Ｌ　Ｕ）、１５は命令を解釈して各構
成要素を制御するプログラムコントローラ、１６は、各
メモリのアドレス値を計算、制御するアドレス発生器で
ある。

プログラムメモリ１１には、外部装置からからデータバ
スＢ３を通して外部装置から命令が転送されて蓄積され
る。データメモリ１３には、外部装置からデータバスＢ
１を通して初期値等のデータか蓄積される。

またデータメモリ１４に対しては、外部装置からデータ
バスＢ２を介して転送して蓄積できるとともに、演算途
中のデータなどを演算器１４からも格納することかでき
るか、この場合、データ伝送路の途中に論理回路２０が
設けられている。

論理回路２０は、桁落しや飽和処理をおこなった結果を
得ることができ、その出力をデータメモリ１２のデータ
入力端子に供給する。この論理回路２０の一方のデータ
バスは、データバスＢ２ど結合され、他方のデータバス
はデータバスＢ１と結合されている。従ってデータメモ
リ１３から読出したデータも論理回路２０に供給するこ
とかできる。論理回路２０には、プログラムコントロー
ラ１５及びアドレス発生器１６に接続されている制御バ
スも接続されている。従って、制御バスを通じて論理回
路２０は、その導通ビットライン及び方向がオン、オフ
制御される。

第２図は、論理回路２０の１ビツトに関する演算経路の
例を示している。

ビットラインｂ２１は、演算器１４からのラインであり
、ビットラインｂｌｌはデータバスＢ］からのラインで
ある。ビットラインｂ２１とｂｉｔとは、アンド回路に
２０１の２人力に接続され、またビットラインｂ２１は
、スリーステートバッファ回路２０２の入力部、同じく
スリーステートバッファ回路２０３の出力部に接続され
ている。アンド回路２０１の出力は、スリーステートバ
ッファ回路２０４の入力部に接続されている。そしてス
リーステートバッファ回路２０２．２０４の出力部及び
スリーステートバッファ回路２０３の入力部は、共通に
データメモリ１２の入力部に接続されている。

ここで各スリーステートバッファ回路２０２．２０３．
２０４の制御端子には、制御バスの各ビットラインが接
続されている。

以下、上記論理回路２０の各場合の動作を説明する。

（１）データメモリ１２から演算器１４にデータを移す
場合（ロード）。

スリーステートバッファ回路２０３はオン、２０２．２
０４はオフ制御され、データメモリ１２に読出しアドレ
スが与えられる。

（２〉演算器〕４からデータメモリ１２のデータを移す
（桁落しは行わない）場合（ストア１）。

スリーステートバッファ回路２０２はオン、２０３．２
０４はオフ制御され、データメモリ１２に書込みアドレ
スが与えられる。

（３）演算器１４からデータメモリ１２のデータを移す
（桁落しを行う）場合（ストア２）。

スリーステートバッファ回路２０４はオン、２０２．２
０３はオフ制御され、データメモリ１２に書込みアドレ
スが与えられる。またデータメモリ１３に読出しアドレ
スが与えられる。このときは、アンド回路２０１の一方
に演算器１４からの演算結果か与えられ、他方にデータ
メモリ１３から桁落し定数が与えられる。これにより、
アンド回路２０１、スリースチードパ・ソファ回路２０
４を通してデータメモリ１２に桁落しされたデータが入
力される。

上記のシステムによれば、次のような手順でデータ処理
が行われる。

Ｓｌ・・・桁落しするまえのデータａ′が演算器１４で
演算され保持されているものとする。

またデータメモリ１３のアドレスＡには桁落しの定数と
なるデータｍが格納されているものとする。

さらに、桁落し後のデータａは、データメモリ１２に格
納されるのであるが、先のデータｍに対応する同じ番地
Ａに格納されるものとする。

Ｓ２・・・上記のように設定されている場合、データメ
モリ１２は書込み、データメモ′す１３は読出し指定さ
れる。また、データｍは、データバスＢ１と通して論理
回路２０に、またデータａ′はバスＢ２を通して論理回
路２０に与えられ、プログラムコントローラ１５の制御
により各スリーステートバッファ回路か制御される。す
ると、論理回路２０からは自動的に桁落しされたデータ
ａが得られ、データメモリ１２のアドレスＡにストアさ
れる。

データメモリ１２と１３のアドレスを同じアドレスデー
タ、つまりＡで指定できるようにしたが、異なるアドレ
スであってもよい。ただし同一アドレスとすれば、アド
レス指定を同じバスででき、またアドレス発生も容品と
なる。

上記の例は、演算器１４からデータメモリ１２ヘデータ
を転送する例を示したが、逆にデータメモリ１２から演
算器１４へ桁落しデータを導入する場合も結線の変更だ
けで容易に実現できる。なお桁落しのみならず、データ
メモリ１３からの定数の内容により飽和処理も可能であ
る。

第３図はこの発明の他の実施例である。

第１図と同一部分には同一符号を付して示している。異
なる部分は、論理回路２０に対して制御信号を与える方
法である。即ち、この実施例では、論理回路２０への制
御コードメモリ２１が用意されており、スイッチ２２を
介して論理回路２０へ制御信号を与えることができる。

制御コードメモリ２１のデータ幅は、制御信号のビット
数の２倍容易され、データメモリ１２にデータを書込む
場合の制御信号Ｃ１と、データメモリ１２からデータを
読み出す場合の制御信号Ｃ２を格納することができる。

スイッチ２２が一方を選択しているときは、データメモ
リ１２ヘデータが書込まれる場合の制御信号が制御コー
ドメモリ２１から読み出され、スイッチ２２が他方を選
択しているときは、データメモリ１２からデータか読み
出される場合の制御信号が制御コードメモリ２１から読
み出される。従って、スイッチ２２を制御する信号とし
ては、データメモリ１２の書込み読出し信号をそのまま
使用することができる。なお、制御コードメモリ２１に
制御信号を格納する場合は、スイッチ２３かオンされ、
外部装置からバスＢ１を介して格納される。また制御コ
ードメモリ２１のアドレスもデータメモリ１２のアドレ
スと対応関係にあり、アドレス制御を容易に行えるよう
になされている。

この実施例によると、プログラムコントローラ１５から
制御バスに出力される命令コードに対して改良を与える
必要かない。

上記の実施例において、論理回路２０の内部の論理演算
部としてアンド回路を示したか、オア回路、イクスクル
ーシブオア回路などを用いた演算部あるいはこれらを組
み合わせた特定目的のための演算部としてもよい。

また、上記の実施例では、制御コードメモリ２１のデー
タ幅は、データメモリ１２のデータ幅の２倍であるとし
て説明したが、制御コードメモリ２１のアドレス幅が、
データメモリ１２のアドレス幅の２倍となり、データメ
モリ１２への書込みと読出しに応じて、制御コードメモ
リ２１に与えるアドレス形態を切り替えて、読出し制御
信号の書込み用と読出し用とを区別するようにしてもよ
い。

［発明の効果］ 以上説明したようにこの発明によれば、桁落しや飽和処
理命令のステップを最小限にすることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図の論理回路の一部を示す回路図、第３図はこの発明
の他の実施例を示す回路図、第４図は従来の信号処理装
置を示す回路図である。 １１・・・プログラムメモリ、１２．１３・・データメ
モリ、１４・・・演算器、１５・・・プログラムコント
ローラ、１６・・・アドレス発生器、２０・・・論理回
路、２１・・制御コードメモリ、２２．２３・・・スイ
ッチ。

Claims (3)

【特許請求の範囲】
1. （１）第１のデータメモリのデータ入力端子に論理演算
   回路の出力端子を接続し、前記論理演算回路の一方の入
   力端子には演算器が接続されている第１のデータバスを
   接続し、他方の入力端子には第２のデータメモリが接続
   された第２のデータバスを接続し、上記第１と第２のデ
   ータメモリ、前記論理演算回路及び前記演算器を共通の
   プログラムメモリ、プログラムコントローラ、アドレス
   発生器で制御するように構成したことを特徴とするデジ
   タル信号処理装置。
2. （２）上記プログラムメモリ、プログラムコントローラ
   、アドレス発生器は、さらに、第３のデータメモリを制
   御するように関連つけられ、第３のデータメモリの出力
   部が前記論理演算回路の制御信号入力部に導通、非導通
   制御されるように構成されたことを特徴とする請求項第
   １項記載のデジタル信号処理装置。
3. （３）前記第３のデータメモリは、前記第２のデータメ
   モリのアドレスと対応するアドレスを２組有し、さらに
   、この第３のデータメモリの読出しデータは、第２のデ
   ータメモリの書込み読出し信号に応じていずれか一方の
   アドレス出力が選択切換えられるように構成されたこと
   を特徴とする請求範囲第２項記載のデジタル信号処理装
   置。