JPH0322048A - アドレス生成回路およびこれを用いた信号処理プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路等で形戒されるディジタル信
号処理プロセッサに用いられるランダム・アクセス・メ
モリ（以下、単にＲＡＭという）のアドレスを生成する
アドレス生成回路およびこれを用いた信号処理プロセッ
サに関するものである。

（従来の技術） 従来、このような分野の技術としては、次のようなもの
があった。以下、その構戒を図を用いて説明する。

第２図は、従来の信号処理プロセッサの一構戒例を示す
構成ブロック図である。

この信号処理プロセッサは、長いメッセージを幾つかに
分割して送受信するパケット通信用として用いられる。

アナログ音声入力信号ＤＩをディジタル信号に変換する
Ａ／Ｄ変換器１を有し、そのＡ／Ｄ変換器１がディジタ
ル信号処理部（以下、ＤＳＰという〉２に接続されてい
る。

ＤＳＰ２はアドレス生成回路、ＲＡＭ等からなるメモリ
部の他に、算術論理ユニット（以下、ＡＬＵという）、
乗算器、レジスタ等からなる演算部、および制御部等か
ら構成されている。このＤＳＰ２の出力は、パケット送
信シリアルバッファからなる送信部３を介して図示しな
い交換回線網に接続され、また、この交換回線網からの
パケット信号が、パケット受信シリアルバッファからな
る受信部４を介してＤＳＰ２に接続されている。

さらに、ＤＳＰ２はＤ／Ａ変換器５を介してアナログ音
声出力信号ＡＯに接続されている。

第３図は、第２図中のアドレス生成回路の構成ブロック
図である。

このアドレス生或回路は、ＲＡＭのアドレスを生成する
回路であり、アドレス信号Ｓ１とアドレス変更信号Ｓ２
とを加算する加算器２ａを有している。その加算器２ａ
の出力信号Ｓ３が、アドレスの初期値を定めるアドレス
初期値信号Ｓ４と共に、セレクタ２ｂの入力側に接続さ
れている。このセレクタ２ｂは、制御信号Ｓ５により信
号Ｓ４と加算器２ｂの出力信号Ｓ３とを選択する回路で
あり、その出力側がレジスタ２ｃに接続されている。レ
ジスタ２Ｃは、ラッチクロック信号Ｓ６の同期に基づき
、セレクタ２ｂの出力を格納する回路て“あり、そのレ
ジスタ２ｃの出力１則がアドレス信号ＳＬに接続されて
いる。

以上のように構或される信号処理プロセッサは次のよう
な動作をする。

アナログ音声入力信号ＤＩは、Ａ／Ｄ変換器１に入力さ
れると、そのＡ／Ｄ変換器１によりディジタル信号に変
換され、ＤＳＰ２に入力する。ＤＳＰ２では混入雑音の
除去、音声の有無等の判定を行う他、さらに、ディジタ
ル信号化された音声信号をパケットデータフォーマット
に変換し、そのデータフォーマットを内蔵のＲＡＭに格
納する。

ＲＡＭに一定のパケットデータが蓄えられると、例えば
パケット転送可のフラグを立ったとき、送信バッファ４
にパケットデータが逐次転送され、外部に出力される。

第４図は第３図のフローチャートであり、アドレス生成
回路の転送実行時の処理の流れを示したものである。

パケット転送可のフラグを立っている場合、まず、その
時のＲＡＭのアドレス情報を一端、図示しない別のレジ
スタに退避させる（ステップｌ〉。

その後、セレクタ２ｂにおいて、アドレス初期値信号Ｓ
４が制御信号Ｓ５により選択されると、そのアドレス初
期値信号Ｓ４は、ラッチクロック信号Ｓ６に同期してレ
ジスタ２ｃに格納される。その出力で゛あるアドレスイ
言号ＳｔがＲＡＭのアドレス初期値となる。このように
、転送されるべきパケットデータのアドレス初期値が設
定される（ステップ２）。さらに、設定されたアドレス
に相当するＲＡＭの内容を読み出されて、送信部３に転
送される｛ステップ３｝。そして、次に転送すべきパケ
ットデータのアドレスを生或するため加算器２ａにアド
レス変更信号Ｓ２が入力され、その変更信号Ｓ２とアド
レス信号Ｓ１とが加算されて、その加算結果である出力
信号Ｓ３がセレクタ２ｂに入力される。セレクタ２ｂで
は、制御信号Ｓ５により出力信号Ｓ３が選択され、その
出力信号Ｓ３が、ラッチクロック信号Ｓ６に同期してレ
ジスタ２Ｃに格納される。レジスタ２ｃの出力のアドレ
ス信号Ｓ１はアドレス初期値に＋１加算されたＲＡＭの
新たなアドレス値となる（ステップ４）。

さらに、この新たな転送アドレスを図示しない別のレジ
スタに退避させる（ステップ５）。最後に、ステップｌ
で退避させたアドレスを再設定してパケット転送前の処
理に戻る（ステップ６）。

また、逆に、受信バッファ５にパケットデータが入力さ
れると、同様にパケット転送可のフラグを立てて、ＤＳ
Ｐ２の内部のＲＡＭに逐次転送され、データが蓄えられ
る。その後、ＤＳＰ２においてパケットデータ再生処理
が施され、Ｄ／Ａ変換器５を通してアナログ音声出力信
号ＡＯを得る．以上の一連の動作の中でＤＳＰ２は、転
送命令を実行した後、次の転送命令ある間、別の他の処
理を行うことにより処理効率を高めている。

（発明が解決しようとする課題〉 しかしながら、上記構成のアドレス生成回路では、パケ
ットデータ転送時において、アドレスの退避、新しいア
ドレスの設定、次のアドレスの生或、および旧アドレス
の復帰操作を実行しなければならいので、信号処理が複
雑になり、そのため、多くの処理ステップが必要であっ
た。これにより、信号処理速度の高速化が阻害され、そ
れを解決することが困難であった。

本発明は前記従来技術が持っていた課題として、信号処
理が複雑であるため、信号処理速度の高速化が阻害され
るという点について解決したアドレス生成回路およびそ
れを用いた信号処理プロセッサを提供するものである。

（課題を解決するための手段） 第■の発明では、前記課題を解決するために、第■のア
ドレス信号を出力するアドレス保持用の第１のレジスタ
と、前記第１のアドレス信号とそのアドレス信号に対す
るアドレス変更信号とを演算する演算器と、前記演算器
の出力またはパケットデータの所定アドレス信号を選択
して前記第１のレジスタへ出力する第１のセレクタとを
備えたアドレス生成回路において、次のような手段を講
じたものである。

第２のアドレス信号を出力するデータ保持用の第２のレ
ジスタと、前記第２のアドレス信号を増分するアドレス
増分手段と、前記アドレス増分手段の出力または前記所
定アドレス信号を選択して前記第２のレジスタへ出力す
る第２のセレクタと、前記第１または第２のアドレス信
号を選択する第３のセレクタとを設けたものである。

第２の発明は、ディジタル入力信号に対して所定のディ
ジタル処理を施すディジタル信号処理部と、前記ディジ
タル信号処理部からのデータを駆動して送信する送信部
と、外部データを受信して前記ディジタル信号処理部へ
駆動して出力する受信部とを備えた信号処理プロセッサ
において、次の手段を講じたものである。

前記ディジタル信号処理部は、請求項１記載のアドレス
生成回路を有し、その出力によりアドレスが指定される
随時記憶保持回路と、前記随時記憶保持回路を前記送信
部と前記受信部とに接続する内部データバスとを設けた
ものである。

（作用） 第１の発明によれば、以上のようにアドレス生成回路を
構戒したので、第２のレジスタは、パケット転送データ
用のアドレス信号を保持し、ラッチクロツク信号の同期
に基づき、そのアドレス信号を第２のアドレス信号の形
で出力する。アドレス増分手段は、第２のアドレス信号
に対して＋ｌ加算するように働き、第２のセレクタは、
その加算結果と、所定アドレス信号とを選択してその選
択結果を第２のレジスタへ出力する。第３のセレクタは
、第１または第２のアドレス信号を選択しする。

第２の発明によれば、随時記憶保持回路は、パケット転
送データを迅速に格納および転送するように働く。内部
データバスは、バラレルなパケット転送データをシリア
ルなデータに変換するように働く。

したがって、前記課題を解決することができるのである
。

（実施例） 第５図は、本発明の実施例を示す信号処理プロセッサの
構戒ブロック図である。

この信号処理プロセッサは、パケット通信用として用い
られ、アナログ音声入力信号Ｄｉをディジタル信号に変
換する例えば、オーバーサンプリング型のＡ／Ｄ変換器
１ｏおよびディジタル信号をアナログ音声出力信号Ａｏ
に変換する例えば、オーバーサンプリング型のＤ／Ａ変
換器２ｏを有している。そして、それらＡ／Ｄ変換器１
０およびＤ／Ａ変換器２０がＤＳＰ３０にそれぞれ接続
されている。

ＤＳＰ３０は、ディジタル化された音声入力信号Ｄｉに
対して混入雑音の除去、音声の有無判定などを行う装置
であり、メモリ部３１．演算部３２、および制御部３３
等を有し、それらメモリ部３１，演算部３２、制御部３
３が、Ａ／Ｄ変換器１０およびＤ／Ａ変換器２ｏと共に
、内部データバス３４に接続されている。その内部デー
タバス３４には、例えばパケット送信シリアルバッファ
からなる送信部４０とパケット受信シリアルバッファか
らなる受信部５０とが接続され、それら送信部４０およ
び受信部５０が、図示しない交換回線網にそれぞれ接続
されている。

ここで、演算部３２は、ＡＬＵ、乗算器、レジスタ、お
よびアキュームレータ（ＡＣＣ）等で構成され、算術演
算及び論理演算を行う回路であり、制御部３３は、ＤＳ
Ｐ３０の働きを制御するもので命令レジスタ等から構或
されている。メモリ部３１は、例えば、パケットデータ
フォーマットを格納する回路であり、随時記憶保持回路
であるＲＡＭ３１ａ及びそのＲＡＭ３１ａのアドレス信
号を生成するアドレス生成回路３ｌｂ等で構成されてい
る。そして、ＲＡＭ３１ａの入出力は内部データバス３
４に接続されている。

第１図は、本発明の実施例を示す第５図中のアドレス生
成回路３ｌｂの構或ブロック図である。

このアドレス生成回路３ｌｂは、第１のアドレス信号Ｓ
ＩＯＯとアドレス変更信号Ｓ１０１とを加算する演算器
１１０を有している。その演算器１１０の出力信号Ｓ１
０２が、アドレスの初期値を定めるアドレス初期値信号
８１０３と共に、セレクタ１２０の入力側に接続されて
いる。このセレクタ１２０は、制御信号８１０４により
信号Ｓ１０３と信号Ｓ１０２とを選択する回路であり、
その出力側がレジスタ１３０に接続されている。

レジスタ１３０は、ラッチクロック信号Ｓ１０５の同期
に基づき、セレクタ１２０の出力を格納し、第１のアド
レス信号ＳＩＯＯを出力する回路である。

一方、セレクタ１４０は、制御信号Ｓ１４０により加算
器１５０の出力とアドレス初期値信号Ｓ１０３との選択
を行う回路であり、その出力がレジスタ１６０に接続さ
れている。レジスタ１６０はラッチクロック信号Ｓ１６
０の同期に基づき、セレクタ１４０の出力を一時保持す
る回路であり、そのレジスタ１６０の出力である第２の
アドレス信号Ｓ２００が、加算器１５０の入力側と第３
のセレクタ１７０の一方の入力側とに共通接続されてい
る。さらに、第３のセレクタ１７０の他方の入力側には
アドレス信号ＳＩＯＯが接続されている。

ここで、加算器１５０はアドレス信号Ｓ２００に＋１加
算する回路であり、セレクタ１７０は、制御信号Ｓ１７
０の制御によりアドレス信号Ｓｔ００．Ｓ２００の内、
一方を選択してアドレス出力信号ＯＵＴを出力する回路
である。

第６図は第１図のフローチャート、第７図はパケット転
送のフローチャートであり、これらの図を参照しつつ、
第１図および第５図の動作を説明する。

アナログ音声入力信号Ｄｉが、Ａ／Ｄ変換器↓０に入力
されると、その入力信号ＤｉはＡ／Ｄ変換器１０により
ディジタル信号に変換され、ＤＳＰ３０に入力される。

ＤＳＰ３０て゛は、ディジタル信号化された音声入力信
号Ｄｉの混入雑音の除去、音声の有無の判定等が行われ
、その後、音声入力信号Ｄｉはパケットデータフォーマ
ットに変換され、ＲＡＭ３１ａに格納される。

ＲＡＭ３１ａに一定のパケットデータが蓄えられると、
例えばパケット転送可のフラグが立つことで、セレクタ
１７０の制御信号Ｓ１７０は、第２のアドレス信号Ｓ２
００を選択するように制御される。いま、予め、パケッ
ト転送データのアドレス先頭番地は決められ、その初期
アドレスは、アドレス初期値信号Ｓ１０３によりレジス
タ１６０に入力されているとすると（第６図のステップ
■）、その出力であるアドレス信号Ｓ２００は、アドレ
ス出力信号ＯＵＴの形でＲＡＭ３１ａへ出力し、その結
果、アドレス信号Ｓ２００に相当するパケットデータが
読み出され、送信部４０へ転送される（第６図のステッ
プ２〉。同時に、レジスタ１６０にはラッチクロック信
号Ｓ１６０が供給され、現在のアドレスに＋１加算され
た値がレジスタ１６０に新たに格納される。その後、セ
レクタ１７０の制御信号Ｓ１７０は、第１のアドレス信
号ＳＩＯＯを選択するように制御され、ＤＳＰ３０は元
の他の処理に復帰する。

ＲＡＭ．３　１　ａに蓄えられたパケットデータを送信
部４０に逐次転送していくときに、送信部４０が外部に
データを完全に送出するまで、つまり、送信部４０が空
になるまでの間は、ＤＳＰ３０は送信部４０に次のデー
タを転送できない。したがって、第７図の示すように、
ＤＳＰ３０の処理速度と送信部４０の処理速度とが、１
：６４の割合とすれば、６４ステップに■回の転送命令
によってＤＳＰ３０から送信部４０にパケットデータが
送り出されることになる。また、パケットデータは通常
、バイト単位で構成され、第７図では、１６バイトのパ
ケットデータの転送動作を表している。つまり、１６回
繰り返される転送動作の過程を示している。その際、例
えば転送１では、まず、ＲＡＭ３１ａのアドレス番地０
０００Ｈに格納されているデータが読み出され、送信部
４０へ送出される。この転送ｌにおけるパケット転送が
終了すると、ＤＳＰ３０では別の信号処理を開始する。

６４ステップ時のアドレス番地２Ｆ３１Ｈの信号処理が
終了すると、２回目のパケット転送２が開始される。そ
の後、同様に、転送１６まで繰り返される。

また、逆に、受信バッファ５０にパケットデータが入力
されると、同様にパケット転送可のフラグを立てて、Ｄ
ＳＰ３０のＲＡＭ３１ａに逐次転送され、データが蓄え
られる。その後、Ｄ　Ｓ　Ｐ　３０においてパケットデ
ータ再生処理が施され、Ｄ／Ａ変換器２０を通してアナ
ログ音声出力信号ＡＯを得る。

本実施例では、次のような利点がある。

（１）　従来のアドレス生成回路では、アドレスの退避
、新たなアドレスの設定、次のアドレスの生成、旧アド
レスの復帰の操作を含めて６回の処理ステップが必要で
あった。しかし、セレクタｌ７０により第２のアドレス
信号を選択することにより、アドレスの退避、新たなア
ドレスの設定は実行できる。さらに、次のアドレスの生
成は、加算器１５０により既に実行済みとなり、その加
算器１５０の出力をパケットデータ転送と同時にレジス
タ１６０に保持することで，その情報を保っておくこと
が可能となる。したがって、従来の回路に比べて処理ス
テップが減少し、２回の処理ステップでパケット転送が
可能となる。

（２〉　パケット化されたデータをＲＡＭ３１ａに書き
込んだり、読み出したりするときに、ＲＡＭ　３　１　
ａのアドレス生成はシーケンシャルにラツチクロック信
号８１６０のみで制御することが可能である。さらに、
従来のアドレス生成回路も具備のでいるので、従来のア
ドレッシング機能を惑わすことなしに、必要なときにパ
ケットデータの入出力アクセスを確実に、しかも容易に
実行することができる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。例えば、その変形例として次のようなも
のがある。

（Ｉ＞　　加算器１５０は、例えば、半加算器あるいは
プログラムカウンタを用いてもよい。

（ＩＩ）　　演算器３２は、例えば、全加算器等で横或
することも可能である。

（発明の効果〉 以上詳細に説明したように、第１の発明によれば、第２
のレジスタ、第２のセレクタ、アドレス増分手段、およ
び第３のセレクタを用いて、パケットデータ転送のため
の専用アドレスを生成したので、処理ステップを大幅に
減少させることができ、信号処理の高速化を図ることが
できる。

第２の発明では、随時記憶保持回路のアドレスを指定す
るために、第１の発明のアドレス生成回路いたので、Ｄ
ＳＰはパケットデータ転送の処理に煩わされることなく
、他の信号処理を実行することが可能となる。

【図面の簡単な説明】

第■図は本発明の実施例を示すアドレス生成回路の構或
ブロック図、第２図は従来の信号処理プロセッサの構戒
ブロック図、第３図は従来のアドレス生成回路の構戒ブ
ロック図、第４図は第３図のフローチャート、第５図は
本発明の実施例を示す信号処理プロセッサの横或ブロッ
ク図、第６図は第１図のフローチャート、第７図はパケ
ットデータ転送のフローチャートである。 ３０・・・・・・ＤＳＰ、３１ａ・・・・・・随時記憶
保持回路、３ｌｂ・・・・・・アドレス生或回路、３４
・・・・・・内部データバス、４０・・・・・・送信部
、５０・・・・・・受信部、１１０・・・・・・演算器
、１２０，１４０，１７０・・・・・・第１，第２．第
３のセレクタ、１３０．１６０・・・・・・第１，第２
のレジスタ、１５０・・・・・・加算器、ＳＩＯＯ・・
・・・・第１のアドレス信号、３１０１・・・・・・ア
ドレス変更信号、Ｓ１０２・・・・・・出力信号、Ｓ１
０３・・・・・・所定アドレス信号、Ｓ１０４，Ｓ１４
０，Ｓ１７０・・・・・・制御信号、Ｓ１０５，Ｓ１６
０・・・・・・ラッチクロック信号、Ｓ２００・・・・
・・第２のアドレス信号、Ｄｉ・・・・・・アナログ音
声入力信号、Ａｏ・・・・・・アナログ音声出力信号。

Claims (1)

1. 【特許請求の範囲】 １、第１のアドレス信号を出力するアドレス保持用の第
   １のレジスタと、前記第１のアドレス信号とそのアドレ
   ス信号に対するアドレス変更信号とを演算する演算器と
   、前記演算器の出力またはパケットデータの所定アドレ
   ス信号を選択して前記第１のレジスタへ出力する第１の
   セレクタとを備えたアドレス生成回路において、 第２のアドレス信号を出力するデータ保持用の第２のレ
   ジスタと、 前記第２のアドレス信号を増分するアドレス増分手段と
   、 前記アドレス増分手段の出力または前記所定アドレス信
   号を選択して前記第２のレジスタへ出力する第２のセレ
   クタと、 前記第１または第２のアドレス信号を選択する第３のセ
   レクタとを設けたことを特徴とするアドレス生成回路。 ２、ディジタル入力信号に対して所定のディジタル処理
   を施すディジタル信号処理部と、前記ディジタル信号処
   理部からのデータを駆動して送信する送信部と、外部デ
   ータを受信して前記ディジタル信号処理部へ駆動して出
   力する受信部とを備えた信号処理プロセッサにおいて、 前記ディジタル信号処理部は、 請求項１記載のアドレス生成回路を有し、その出力によ
   りアドレスが指定される随時記憶保持回路と、 前記随時記憶保持回路を前記送信部と前記受信部とに接
   続する内部データバスと、を設けたことを特徴とする信
   号処理プロセッサ。