JPH0322062B2 - - Google Patents
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- Publication number
- JPH0322062B2 JPH0322062B2 JP55181320A JP18132080A JPH0322062B2 JP H0322062 B2 JPH0322062 B2 JP H0322062B2 JP 55181320 A JP55181320 A JP 55181320A JP 18132080 A JP18132080 A JP 18132080A JP H0322062 B2 JPH0322062 B2 JP H0322062B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resistor
- semiconductor
- alloy
- trimming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
- H10D1/43—Resistors having PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P34/00—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices
- H10P34/40—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation
- H10P34/42—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation with electromagnetic radiation, e.g. laser annealing
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- Semiconductor Integrated Circuits (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
Description
【発明の詳細な説明】
この発明は抵抗値が高精度に調整できる抵抗を
有する半導体装置の製造方法に関する。
有する半導体装置の製造方法に関する。
例えばＤ／Ａコンバータ回路、Ａ／Ｄコンバー
タ回路に用いられる高精度の抵抗体、特に低抗間
の対特性を高めるために従来ハイブリツド型の金
属薄膜抵抗が主として用いられてきた。しかし、
これらの抵抗体は抵抗値の調整が難しい上に耐湿
性が劣るという欠点があつて気密封止の完全なパ
ツケージを必要とし、しかも製造工程が複雑にな
るという欠点もあつた。
タ回路に用いられる高精度の抵抗体、特に低抗間
の対特性を高めるために従来ハイブリツド型の金
属薄膜抵抗が主として用いられてきた。しかし、
これらの抵抗体は抵抗値の調整が難しい上に耐湿
性が劣るという欠点があつて気密封止の完全なパ
ツケージを必要とし、しかも製造工程が複雑にな
るという欠点もあつた。
次に、通常の半導体製造工程で形成される拡散
抵抗や多結晶シリコン抵抗は、製造工程のばらつ
きを考慮すると約0.4％のばらつき保証が限界で
あるという欠点があるが、通常の半導体製造工程
で製造できるため安価であるという利点がある。
抵抗や多結晶シリコン抵抗は、製造工程のばらつ
きを考慮すると約0.4％のばらつき保証が限界で
あるという欠点があるが、通常の半導体製造工程
で製造できるため安価であるという利点がある。
従つてこれらの抵抗形成法による場合、より精
度を向上する手段としてウエハ測定の際トリミン
グを施して抵抗値を修正し、ばらつきを約１桁以
上向上させることが一般に行われている。
度を向上する手段としてウエハ測定の際トリミン
グを施して抵抗値を修正し、ばらつきを約１桁以
上向上させることが一般に行われている。
上記従来の半導体装置におけるトリミングによ
る抵抗値調整は、抵抗をアルミニウム、または他
の金属で並列に結合し、所望の抵抗値まで電極金
属をレーザで切断する方法、また多結晶シリコン
の一部をレーザで断線させる方法によつて行なわ
れているが、これらレーザトリミング法は高出力
のレーザで半導体の一部を破壊するため信頼性に
欠けるという重大な欠点がある。
る抵抗値調整は、抵抗をアルミニウム、または他
の金属で並列に結合し、所望の抵抗値まで電極金
属をレーザで切断する方法、また多結晶シリコン
の一部をレーザで断線させる方法によつて行なわ
れているが、これらレーザトリミング法は高出力
のレーザで半導体の一部を破壊するため信頼性に
欠けるという重大な欠点がある。
この発明は上記従来の欠点に対しこれを改良す
るもので、シリコンまたは多結晶シリコンの如き
半導体にこれらと合金を形成する金属層を被着さ
せ、低出力のレーザ加熱を施して合金化しトリミ
ングを達成するように改良された半導体装置の製
造方法を提供するものである。次にこの発明を実
施例によつて詳細に説明する。
るもので、シリコンまたは多結晶シリコンの如き
半導体にこれらと合金を形成する金属層を被着さ
せ、低出力のレーザ加熱を施して合金化しトリミ
ングを達成するように改良された半導体装置の製
造方法を提供するものである。次にこの発明を実
施例によつて詳細に説明する。
半導体基板がシリコンで、これに不純物を拡散
して形成された抵抗体にトリミングを施す１実施
例を第１図によつて説明する。図は半導体装置に
おける抵抗体部分を断面図で示し、１はシリコン
基板、２はシリコン基板に不純物を拡散して形成
された不純物領域の抵抗層、３はシリコン基板の
主面を被覆するSiO2の電気絶縁層、４，４４′は
いずれも電極取出し配線層で、前記抵抗体２の両
端部において電気絶縁層３例えば酸化シリコン層
に設けられた開孔で抵抗体にオーミツク接続し、
電気絶縁層上に配線されたアルミニウムまたはア
ルミニウム合金の層である。また、５は半導体と
合金をつくる金属層（以降トリミング電極と略称
する）で、前記電極取出し配線層と同じアルミニ
ウムまたはアルミニウム合金、または白金、チタ
ニウムなども好適する。次に、前記電極取出し配
線層４，４′およびトリミング電極が抵抗体２と
接する部分の界面に予め加熱によつて合金層２，
２′および２″が形成され、さらに露出面は表面保
護層６で被覆される。この表面保護層は例えば酸
化シリコンの化学気相成長や、ポリイミド樹脂の
塗着等によつて形成されると共に、トリミング電
極上に開孔６ａが設けられる。そして、抵抗値を
測定しながらトリミング電極に対し低出力のレー
ザパルスを印加し、抵抗層に合金層２″を成長さ
せて行き所望の抵抗値に到達したときレーザパル
スを停止する。例えば1KΩの抵抗について±0.4
％ばらつきの範囲まで、すなわち±４Ω以内のば
らつき内に形成された抵抗体にアルミニウムのト
リミング電極を設けた後レーザパルスを印加して
480゜〜530℃に加熱する。そして、例えば高精度
に対特性が要求される抵抗体に対し、その中で最
小値を有する抵抗体を基準としトリミング電極に
接して形成される合金層を成長させて行く。すな
わち、上記基準に選んだ抵抗体より高い抵抗値を
示す抵抗体に対しその抵抗値を低減させることは
極めて容易で、上記ばらつき範囲の一例の数オー
ムに対する調整はいうまでもない。なお、表面保
護層の開孔６ａはレーザパルスが効率よくトリミ
ング電極に印加されるためと、この表面保護層が
レーザパルスの熱によつて損傷を受けるのを防止
するために設けられるものである。
して形成された抵抗体にトリミングを施す１実施
例を第１図によつて説明する。図は半導体装置に
おける抵抗体部分を断面図で示し、１はシリコン
基板、２はシリコン基板に不純物を拡散して形成
された不純物領域の抵抗層、３はシリコン基板の
主面を被覆するSiO2の電気絶縁層、４，４４′は
いずれも電極取出し配線層で、前記抵抗体２の両
端部において電気絶縁層３例えば酸化シリコン層
に設けられた開孔で抵抗体にオーミツク接続し、
電気絶縁層上に配線されたアルミニウムまたはア
ルミニウム合金の層である。また、５は半導体と
合金をつくる金属層（以降トリミング電極と略称
する）で、前記電極取出し配線層と同じアルミニ
ウムまたはアルミニウム合金、または白金、チタ
ニウムなども好適する。次に、前記電極取出し配
線層４，４′およびトリミング電極が抵抗体２と
接する部分の界面に予め加熱によつて合金層２，
２′および２″が形成され、さらに露出面は表面保
護層６で被覆される。この表面保護層は例えば酸
化シリコンの化学気相成長や、ポリイミド樹脂の
塗着等によつて形成されると共に、トリミング電
極上に開孔６ａが設けられる。そして、抵抗値を
測定しながらトリミング電極に対し低出力のレー
ザパルスを印加し、抵抗層に合金層２″を成長さ
せて行き所望の抵抗値に到達したときレーザパル
スを停止する。例えば1KΩの抵抗について±0.4
％ばらつきの範囲まで、すなわち±４Ω以内のば
らつき内に形成された抵抗体にアルミニウムのト
リミング電極を設けた後レーザパルスを印加して
480゜〜530℃に加熱する。そして、例えば高精度
に対特性が要求される抵抗体に対し、その中で最
小値を有する抵抗体を基準としトリミング電極に
接して形成される合金層を成長させて行く。すな
わち、上記基準に選んだ抵抗体より高い抵抗値を
示す抵抗体に対しその抵抗値を低減させることは
極めて容易で、上記ばらつき範囲の一例の数オー
ムに対する調整はいうまでもない。なお、表面保
護層の開孔６ａはレーザパルスが効率よくトリミ
ング電極に印加されるためと、この表面保護層が
レーザパルスの熱によつて損傷を受けるのを防止
するために設けられるものである。
次に、第２図および第３図にそれぞれ断面図に
よつて示す第２および第３の各実施例は、上述し
た半導体装置におけると同様に一部の抵抗体部を
示すが、この抵抗体１２，２２はいずれも半導体
基板１１，２１の表面に形成された絶縁層１３，
２３上に形成された不純物添加多結晶シリコン
（ドープドポリシリコン）層に形成されている点
が上に述べた第１の実施例のものと異なつてい
る。また、第２の実施例は電極取出し配線層１４
と抵抗層１２との間の電気絶縁層を省く構造をと
つている点が異なつている。したがつて、２３
（第３図）は電気絶縁層、１４，１４′，２４，２
４′はいずれも電極取出し配線層、１５，２５は
トリミング電極、１６，２６は表面保護層でそれ
ぞれには開孔１６ａ，２６ａが設けられ、レーザ
パルスが効率よくトリミング電極に印加されるた
めと、放射されるレーザパルスによつてこの表面
保護層が損傷を受けるのを防止するようになる。
尚、１２′，２２′は電極取出し配線層と抵抗層と
の間に形成された合金層でオーミツクコンタクト
を得るためのもの、また１２″，２２″はトリミン
グ電極と抵抗層（半導体）とで形成された合金層
である。
よつて示す第２および第３の各実施例は、上述し
た半導体装置におけると同様に一部の抵抗体部を
示すが、この抵抗体１２，２２はいずれも半導体
基板１１，２１の表面に形成された絶縁層１３，
２３上に形成された不純物添加多結晶シリコン
（ドープドポリシリコン）層に形成されている点
が上に述べた第１の実施例のものと異なつてい
る。また、第２の実施例は電極取出し配線層１４
と抵抗層１２との間の電気絶縁層を省く構造をと
つている点が異なつている。したがつて、２３
（第３図）は電気絶縁層、１４，１４′，２４，２
４′はいずれも電極取出し配線層、１５，２５は
トリミング電極、１６，２６は表面保護層でそれ
ぞれには開孔１６ａ，２６ａが設けられ、レーザ
パルスが効率よくトリミング電極に印加されるた
めと、放射されるレーザパルスによつてこの表面
保護層が損傷を受けるのを防止するようになる。
尚、１２′，２２′は電極取出し配線層と抵抗層と
の間に形成された合金層でオーミツクコンタクト
を得るためのもの、また１２″，２２″はトリミン
グ電極と抵抗層（半導体）とで形成された合金層
である。
この発明によれば半導体で形成された低構想を
有する半導体装置の製造にあり、抵抗値の調整を
局部的な熱処理により金属層と半導体との合金を
形成して行なうもので、高精度である上に使用す
る金属から見ても廉価に達成できる顕著な利点を
備える。
有する半導体装置の製造にあり、抵抗値の調整を
局部的な熱処理により金属層と半導体との合金を
形成して行なうもので、高精度である上に使用す
る金属から見ても廉価に達成できる顕著な利点を
備える。
第１図はこの発明の１実施例の半導体装置にお
ける抵抗体の部分を示す断面図、第２図および第
３図はいずれもそれぞれがこの発明の別の実施例
を示す断面図である。 １，１１，２１……シリコン基板、２，１２，
２２……抵抗層（２はシリコン、１２，２２はド
ープドポリシリコン）、３，２３……電気絶縁層、
４，４′，１４，１４′，２４，２４′……電極取
出し配線層、５，１５，２５……金属層（トリミ
ング電極）。
ける抵抗体の部分を示す断面図、第２図および第
３図はいずれもそれぞれがこの発明の別の実施例
を示す断面図である。 １，１１，２１……シリコン基板、２，１２，
２２……抵抗層（２はシリコン、１２，２２はド
ープドポリシリコン）、３，２３……電気絶縁層、
４，４′，１４，１４′，２４，２４′……電極取
出し配線層、５，１５，２５……金属層（トリミ
ング電極）。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面に抵抗を形成するための半
導体領域を形成する工程と、 前記半導体領域表面の第１領域上に前記抵抗を
取り出すための配線層を形成する工程と、 前記半導体領域表面の第２領域上に金属層を形
成する工程と、 前記金属層に局部的な熱処理を加え前記金属層
と前記第２領域との間で合金層を形成し、前記抵
抗の抵抗値を補正する工程とを具備したことを特
徴とする半導体装置の製造方法。 ２ 前記局部的な熱処理はレーザによる加熱であ
ることを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55181320A JPS57106006A (en) | 1980-12-23 | 1980-12-23 | Method of forming resistor |
| EP81110017A EP0054764B1 (en) | 1980-12-23 | 1981-11-30 | A method of trimming the resistance of a semiconductor resistor device |
| DE8181110017T DE3176458D1 (en) | 1980-12-23 | 1981-11-30 | A method of trimming the resistance of a semiconductor resistor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55181320A JPS57106006A (en) | 1980-12-23 | 1980-12-23 | Method of forming resistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57106006A JPS57106006A (en) | 1982-07-01 |
| JPH0322062B2 true JPH0322062B2 (ja) | 1991-03-26 |
Family
ID=16098611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55181320A Granted JPS57106006A (en) | 1980-12-23 | 1980-12-23 | Method of forming resistor |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0054764B1 (ja) |
| JP (1) | JPS57106006A (ja) |
| DE (1) | DE3176458D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4713680A (en) * | 1986-06-30 | 1987-12-15 | Motorola, Inc. | Series resistive network |
| JPS63161657A (ja) * | 1986-12-25 | 1988-07-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP7830791B2 (ja) * | 2022-03-09 | 2026-03-17 | ミネベアミツミ株式会社 | ひずみゲージの抵抗値調整方法、ひずみゲージ |
| JP7830790B2 (ja) * | 2022-03-09 | 2026-03-17 | ミネベアミツミ株式会社 | ひずみゲージの抵抗値調整方法、ひずみゲージ |
| JP2023131491A (ja) * | 2022-03-09 | 2023-09-22 | ミネベアミツミ株式会社 | ひずみゲージの抵抗値調整方法、ひずみゲージ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4172741A (en) * | 1977-09-06 | 1979-10-30 | National Semiconductor Corporation | Method for laser trimming of bi-FET circuits |
| US4179310A (en) * | 1978-07-03 | 1979-12-18 | National Semiconductor Corporation | Laser trim protection process |
| CH645208A5 (de) * | 1978-10-31 | 1984-09-14 | Bbc Brown Boveri & Cie | Verfahren zur herstellung von elektrischen kontakten an halbleiterbauelementen. |
-
1980
- 1980-12-23 JP JP55181320A patent/JPS57106006A/ja active Granted
-
1981
- 1981-11-30 EP EP81110017A patent/EP0054764B1/en not_active Expired
- 1981-11-30 DE DE8181110017T patent/DE3176458D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0054764A3 (en) | 1983-06-29 |
| DE3176458D1 (en) | 1987-10-22 |
| EP0054764A2 (en) | 1982-06-30 |
| JPS57106006A (en) | 1982-07-01 |
| EP0054764B1 (en) | 1987-09-16 |
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