JPS5830150A - 薄膜集積回路 - Google Patents
薄膜集積回路Info
- Publication number
- JPS5830150A JPS5830150A JP56129003A JP12900381A JPS5830150A JP S5830150 A JPS5830150 A JP S5830150A JP 56129003 A JP56129003 A JP 56129003A JP 12900381 A JP12900381 A JP 12900381A JP S5830150 A JPS5830150 A JP S5830150A
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- JP
- Japan
- Prior art keywords
- film
- thin film
- resistance
- integrated circuit
- resistance element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors
- H10D86/85—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors characterised by only passive components
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は一定面積内で低抵抗から高抵抗まで得られΦ抵
抗素子を備えた薄膜集積回路に関す口ものである。
抗素子を備えた薄膜集積回路に関す口ものである。
従来の薄膜集積回路において抵抗材料として用いられて
いるものとしては、単体金属ではＴａ。
いるものとしては、単体金属ではＴａ。
（＋、等であり、合金ではＮｉ−０ｒ合金材料、酸化物
金属とモしてＣｄ、 Ｉｚ＋、 ８ｎの酸化物などがあ
るが、これらはすべて面積抵抗Ｊ Ｏ−１００Ωんの？
・も・の７℃あり、高抵抗を得る為には著しく大きな面
積薄い膜を必要とするなど、面積抵抗値に限界がある。
金属とモしてＣｄ、 Ｉｚ＋、 ８ｎの酸化物などがあ
るが、これらはすべて面積抵抗Ｊ Ｏ−１００Ωんの？
・も・の７℃あり、高抵抗を得る為には著しく大きな面
積薄い膜を必要とするなど、面積抵抗値に限界がある。
さらに抵抗体形成後に抵抗値調整トリミング等の工程が
入り、膜生成条件や工程制御することが重要な問題とな
っている。
入り、膜生成条件や工程制御することが重要な問題とな
っている。
又薄膜集積回路技術は受動素子中心であり能動素子との
結びつきは、＾イブリット°構ａをとらざるを得ないな
どの問題がある。
結びつきは、＾イブリット°構ａをとらざるを得ないな
どの問題がある。
本発明は低抵抗から高抵抗まで精度よく抵抗値制御が可
能で薄膜能１１８子との一体化が容易な抵抗素子を用い
て上記問題点を解決した薄膜集積回Ｎを提供するもので
ある。
能で薄膜能１１８子との一体化が容易な抵抗素子を用い
て上記問題点を解決した薄膜集積回Ｎを提供するもので
ある。
すなわち本発明にぷいては例えばグロー放電分解法で作
られる非晶質半導体膜そ抵抗素子として用いることを特
徴としている。グロー放電分解法によれば、堆積温度が
低くかつ良質で密着性のすぐれた均一な非晶質牛導体Ｈ
を祷Φことができる、この場合、モノシラン（Ｓ目ｈ）
にフォスフイン（ＰＨＩ）やジボラン（Ｂ冨Ｈｓ）等の
不純物を混合してグロー放電分解すれば非晶質シリコン
膜のＰＮ＠＠か可能であり、又ガスＱノ混合比を変える
ことにより１０”Ω−ｃｍ、Ｂら１０’″Ω−ｃｍの固
有抵抗かえられる。このような非結晶質シリコンＭ８抵
抗材料として用いる事により、得たい抵抗値は自由に選
択する事か出来、小面積で大抵抗を、また一定面積内で
低抵抗から高抵抗までの抵抗素子を精度よく作る墨か５
７４！である。また同様のグロー放電分解法による非晶
質半導体膜を用いて薄膜トランジスタを作ることができ
るから、本発明によれば能動素子、受動素子を同一工程
内で同一基板上に形成した薄膜集積回路を実現すること
が可能である。
られる非晶質半導体膜そ抵抗素子として用いることを特
徴としている。グロー放電分解法によれば、堆積温度が
低くかつ良質で密着性のすぐれた均一な非晶質牛導体Ｈ
を祷Φことができる、この場合、モノシラン（Ｓ目ｈ）
にフォスフイン（ＰＨＩ）やジボラン（Ｂ冨Ｈｓ）等の
不純物を混合してグロー放電分解すれば非晶質シリコン
膜のＰＮ＠＠か可能であり、又ガスＱノ混合比を変える
ことにより１０”Ω−ｃｍ、Ｂら１０’″Ω−ｃｍの固
有抵抗かえられる。このような非結晶質シリコンＭ８抵
抗材料として用いる事により、得たい抵抗値は自由に選
択する事か出来、小面積で大抵抗を、また一定面積内で
低抵抗から高抵抗までの抵抗素子を精度よく作る墨か５
７４！である。また同様のグロー放電分解法による非晶
質半導体膜を用いて薄膜トランジスタを作ることができ
るから、本発明によれば能動素子、受動素子を同一工程
内で同一基板上に形成した薄膜集積回路を実現すること
が可能である。
本発明での抵抗素子となる非晶質半導体膜のパターン形
成は、例えばケミカル、ドライエツチング（ｃＤｇ）法
を用いΦ事により高精度な微細加工が可能であり、抵抗
値精度も上り薄ｇ回路の信頼性１歩留まり向上が図られ
る。
成は、例えばケミカル、ドライエツチング（ｃＤｇ）法
を用いΦ事により高精度な微細加工が可能であり、抵抗
値精度も上り薄ｇ回路の信頼性１歩留まり向上が図られ
る。
次に本発明の実施例を図面を参照して詳細に説明する。
＠１図に示すものは非晶質シリコン膜を用いた抵抗素子
を負荷とし、同じく非晶質シリコン膜を用いた薄膜トラ
ンジスタをドライバとしてインバータ回路を構成した実
施例の断面図である。まずガラス基板１上にゲート電極
金属膜２を蒸着し、その上番ζゲート絶縁膜となる低温
絶縁膜３を全面に形成する１次にグロー放電分解法ｌζ
より非晶質シリコン簾（固有抵抗ｉｆΩ−ｃｍ）−（４
−４ｘ ）を５ｏｏｏｒ被着し、続いてその上に不純物
ドープ非晶質シリコン膜（固有抵抗ｊ＃’（Ｑ −６０
１） ｉ （１１ａ ｌｔ ） ％ １００ＯＡ ４１
着し、これらの積層膜をケミカルドライエッデングして
図示のようにトラン９スタ■と抵抗素子部を同時にバタ
ーニングする。そしてこの上に、電極配線金属Ｍｅ ｃ
ｇｔ〜１．ンを蒸着、バターニングし、トランジスタ
鵠の電極間の不純物ドープ非晶質シリコンをヱッデｙグ
除去して完成する。
を負荷とし、同じく非晶質シリコン膜を用いた薄膜トラ
ンジスタをドライバとしてインバータ回路を構成した実
施例の断面図である。まずガラス基板１上にゲート電極
金属膜２を蒸着し、その上番ζゲート絶縁膜となる低温
絶縁膜３を全面に形成する１次にグロー放電分解法ｌζ
より非晶質シリコン簾（固有抵抗ｉｆΩ−ｃｍ）−（４
−４ｘ ）を５ｏｏｏｒ被着し、続いてその上に不純物
ドープ非晶質シリコン膜（固有抵抗ｊ＃’（Ｑ −６０
１） ｉ （１１ａ ｌｔ ） ％ １００ＯＡ ４１
着し、これらの積層膜をケミカルドライエッデングして
図示のようにトラン９スタ■と抵抗素子部を同時にバタ
ーニングする。そしてこの上に、電極配線金属Ｍｅ ｃ
ｇｔ〜１．ンを蒸着、バターニングし、トランジスタ
鵠の電極間の不純物ドープ非晶質シリコンをヱッデｙグ
除去して完成する。
不純物ドープ非晶質シリコン膜Ｊ Ｈ２７ｈらなる抵抗
素子の大きさは、幅３０μｍ 、ｓ長さ５０μｍ。
素子の大きさは、幅３０μｍ 、ｓ長さ５０μｍ。
厚み１ｏｏｏｒであり、抵抗値は１．７、×１０１０と
大きなものである。トランジスタ側の不純瞼ドー穀 プ非晶質シリコン膜５ｍは、電極ｌｌ１Ｉｉ！金属膜６
のオーミックコンタクト８ｊｌＬ好番ζするために用い
られている。
大きなものである。トランジスタ側の不純瞼ドー穀 プ非晶質シリコン膜５ｍは、電極ｌｌ１Ｉｉ！金属膜６
のオーミックコンタクト８ｊｌＬ好番ζするために用い
られている。
第２因はこの実施例による薄膜抵抗負荷インバータ回路
の電気的特性であり、インバータ特性として充分な結果
が得られた。
の電気的特性であり、インバータ特性として充分な結果
が得られた。
なお、上記実施例では非晶質シリコン膜の横方向抵抗を
利用したが、厚み方向の抵抗を用いて抵抗素子としても
よい、これによっても高精度の抵抗素子が形成できるこ
とを第３図を用いて次に説明する。＄３図は、面積５０
．ａｍ Ｘ ３０μ。
利用したが、厚み方向の抵抗を用いて抵抗素子としても
よい、これによっても高精度の抵抗素子が形成できるこ
とを第３図を用いて次に説明する。＄３図は、面積５０
．ａｍ Ｘ ３０μ。
厚みｘｏｏｏｆの不純物ドープ非晶質シリコン膜を用い
た抵抗素子の断面図である。１１はガラス基板１２．１
１１は電極、１４は不純物ドープ非晶質シリコン膜、Ｉ
Ｋは絶縁膜である。不純物ドープ非晶質シラコン１１１
４はグロー放電分解法により形成したもので、シランと
ホスフィンの温合比ｔｍかえて個有抵抗値を異ならせた
７櫨類の抵抗素子を用意した。それぞれの抵抗値測定の
結果を下表に示すが誤差±１〜２チ程度の以上詳述した
如く、本発明によれば非晶質半導体膜からなる抵抗素子
を用いる事により一同一工程で能動素子と抵抗素子を一
体的に同一基板上に集積形成することかでｌ ｔた大き
な面積を要せず低抵抗から高抵抗までの高精度の抵抗素
子を集積した薄ａＳＳ回路を実現することができる゛。
た抵抗素子の断面図である。１１はガラス基板１２．１
１１は電極、１４は不純物ドープ非晶質シリコン膜、Ｉ
Ｋは絶縁膜である。不純物ドープ非晶質シラコン１１１
４はグロー放電分解法により形成したもので、シランと
ホスフィンの温合比ｔｍかえて個有抵抗値を異ならせた
７櫨類の抵抗素子を用意した。それぞれの抵抗値測定の
結果を下表に示すが誤差±１〜２チ程度の以上詳述した
如く、本発明によれば非晶質半導体膜からなる抵抗素子
を用いる事により一同一工程で能動素子と抵抗素子を一
体的に同一基板上に集積形成することかでｌ ｔた大き
な面積を要せず低抵抗から高抵抗までの高精度の抵抗素
子を集積した薄ａＳＳ回路を実現することができる゛。
ＩＪ１図は本発明の実施例のインバータ回路の断面図、
１１２図はそのインバータ特性曲線を示す図、第３図は
本発明の他の抵抗素子を示す断面図である。 ｌ・・・ガラス基板、２−・ゲート電極金属膜、３・・
・低温絶縁膜ｓ ４ （４鳳＃ ’ｌ ） ・・・
非晶質シリコン膜ｓ ６ （ｇ、 ｍｌ嘗）−不純物
ドープ非晶質シリコン膜、 ６ （６１，６ｍ）・・・
電極配線金属膜。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ■ＩＮ
１１２図はそのインバータ特性曲線を示す図、第３図は
本発明の他の抵抗素子を示す断面図である。 ｌ・・・ガラス基板、２−・ゲート電極金属膜、３・・
・低温絶縁膜ｓ ４ （４鳳＃ ’ｌ ） ・・・
非晶質シリコン膜ｓ ６ （ｇ、 ｍｌ嘗）−不純物
ドープ非晶質シリコン膜、 ６ （６１，６ｍ）・・・
電極配線金属膜。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ■ＩＮ
Claims (3)
- （１） 所定Ｑ）基板上に薄膜素子を集積してなる薄
膜集積−路において、非晶質半導体膜からなる抵抗素子
を有することを特徴とする薄膜集積回路。 - （２）非晶質半導体膜は不純物をドープじた非晶質シリ
コンである特許請求の範囲第１項記載Ｑ】薄膜集積回路
。 - （３）薄膜素子として非晶質半導体膜を用いた薄膜トラ
ンジスタを含む特許請求の範囲第１項記載Ｑ）薄膜集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129003A JPS5830150A (ja) | 1981-08-18 | 1981-08-18 | 薄膜集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129003A JPS5830150A (ja) | 1981-08-18 | 1981-08-18 | 薄膜集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5830150A true JPS5830150A (ja) | 1983-02-22 |
Family
ID=14998739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56129003A Pending JPS5830150A (ja) | 1981-08-18 | 1981-08-18 | 薄膜集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5830150A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2012029874A1 (ja) * | 2010-09-02 | 2013-10-31 | シャープ株式会社 | 信号処理回路、インバータ回路、バッファ回路、ドライバ回路、レベルシフタ、表示装置 |
| JP2021090048A (ja) * | 2019-12-02 | 2021-06-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1981
- 1981-08-18 JP JP56129003A patent/JPS5830150A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2012029874A1 (ja) * | 2010-09-02 | 2013-10-31 | シャープ株式会社 | 信号処理回路、インバータ回路、バッファ回路、ドライバ回路、レベルシフタ、表示装置 |
| US9024681B2 (en) | 2010-09-02 | 2015-05-05 | Sharp Kabushiki Kaisha | Signal processing circuit, inverter circuit, buffer circuit, driver circuit, level shifter, and display device |
| JP2021090048A (ja) * | 2019-12-02 | 2021-06-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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