JPH03220650A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH03220650A JPH03220650A JP2016842A JP1684290A JPH03220650A JP H03220650 A JPH03220650 A JP H03220650A JP 2016842 A JP2016842 A JP 2016842A JP 1684290 A JP1684290 A JP 1684290A JP H03220650 A JPH03220650 A JP H03220650A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- data
- section
- memory
- cell array
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000015654 memory Effects 0.000 claims abstract description 86
- 238000012790 confirmation Methods 0.000 claims abstract description 25
- 238000012795 verification Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特にバッテリー等でバッ
クアップされたメモリセルアレイ内のデータの有効性を
確認する機能を備えた半導体メモリに関する。
クアップされたメモリセルアレイ内のデータの有効性を
確認する機能を備えた半導体メモリに関する。
従来、この種の半導体メモリは、第３図に示すように、
主電源が切断されたとき、バッテリー等のバックアップ
電源により記憶されているデータを保持するメモリセル
アレイ１１と、アドレス信号ＡＤユ、ＡＤｃにより指定
されたメモリセルアレイ１１のアドレスに対しデータＤ
Ｔの書込み。
主電源が切断されたとき、バッテリー等のバックアップ
電源により記憶されているデータを保持するメモリセル
アレイ１１と、アドレス信号ＡＤユ、ＡＤｃにより指定
されたメモリセルアレイ１１のアドレスに対しデータＤ
Ｔの書込み。
読出しを行う行デコーダ１２．入出力回路１３及び列デ
コーダ１４を備えた記憶部］０を有する構成となってい
た。
コーダ１４を備えた記憶部］０を有する構成となってい
た。
この半導体メモリにおいては、主電源が切断され、バッ
テリー等のバックアップ電源に切換った場合、メモリセ
ルアレイ１１に記憶されているデータの有効性を確認す
るために、バックアップ電源に切換わる前に記憶された
メモリセルアレイ１１内の一部を使用した確認用メモリ
セル部１１Ｘに確認用のデータを書込み、バックアップ
電源に切換った後、そのデータを読出し、確認用のデー
タと一致していればメモリセルアレイ１１内のデータは
正しくバックアップされていたと判断していた。
テリー等のバックアップ電源に切換った場合、メモリセ
ルアレイ１１に記憶されているデータの有効性を確認す
るために、バックアップ電源に切換わる前に記憶された
メモリセルアレイ１１内の一部を使用した確認用メモリ
セル部１１Ｘに確認用のデータを書込み、バックアップ
電源に切換った後、そのデータを読出し、確認用のデー
タと一致していればメモリセルアレイ１１内のデータは
正しくバックアップされていたと判断していた。
上述した従来の半導体メモリは、メモリセルアレイ１１
内の一部を使用した確認用メモリセル部１１Ｘによりバ
ックアップ電源に切換った後のメモリセルアレイ１１の
データの有効性を確認する構成となっているので、通常
のデータを記憶するアドレスが、確認用メモリセル部］
、 Ｉ Ｘのために不連続となったり、通常のデータに
対する有効なアドレスが制限されるという欠点があり、
また、この半導体メモリを多数使用するようなシステム
においては、各半導体メモリに対して順次確認用のデー
タの書込み、読出し、データの一致、不−致の確認を行
う必要があり、確認時間が長くなるという欠点がある。
内の一部を使用した確認用メモリセル部１１Ｘによりバ
ックアップ電源に切換った後のメモリセルアレイ１１の
データの有効性を確認する構成となっているので、通常
のデータを記憶するアドレスが、確認用メモリセル部］
、 Ｉ Ｘのために不連続となったり、通常のデータに
対する有効なアドレスが制限されるという欠点があり、
また、この半導体メモリを多数使用するようなシステム
においては、各半導体メモリに対して順次確認用のデー
タの書込み、読出し、データの一致、不−致の確認を行
う必要があり、確認時間が長くなるという欠点がある。
本発明の目的は、メモリセルアレイが有するアドレスを
全て通常のデータ用として使用することができ、かつバ
ックアップ電源使用時のメモリセルアレイのデータの有
効性の確認を短時間で行うことができる半導体メモリを
提供することにある。
全て通常のデータ用として使用することができ、かつバ
ックアップ電源使用時のメモリセルアレイのデータの有
効性の確認を短時間で行うことができる半導体メモリを
提供することにある。
本発明の半導体メモリは、主電源が切断されたときバッ
クアップ電源により記憶されているデータを保持するメ
モリセルアレイと、アドレス信号により前記メモリセル
アレイのアドレスを指定するデコーダと、このデコーダ
により指定されたメモリセルアレイのアドレスに対し通
常のデータの書込み、読出しを行う入出力回路とを備え
た記憶部と、確認用のデータを記憶する不揮発性メモリ
部と、前記メモリセルアレイと近接して設けられ前記主
電源が切断されたとき前記バックアップ電源により記憶
されているデータを保持する拡張メモリセル部と、第１
のタイミングでこの拡張メモリセル部へ前記不揮発性メ
モリ部に記憶されている確認用のデータを書込み、第２
のタイミングで前記拡張メモリセル部に記憶されている
データを読出す拡張入出力回路と、この拡張入出力回路
からのデータと前記不揮発性メモリ部に記憶されている
確認用のデータとを比較し一致したか否かの判定信号を
出力する比較回路と、前記確認用のデータの書込み、読
出し制御及び比較制御を行う拡張メモリ制御部とを有し
ている。
クアップ電源により記憶されているデータを保持するメ
モリセルアレイと、アドレス信号により前記メモリセル
アレイのアドレスを指定するデコーダと、このデコーダ
により指定されたメモリセルアレイのアドレスに対し通
常のデータの書込み、読出しを行う入出力回路とを備え
た記憶部と、確認用のデータを記憶する不揮発性メモリ
部と、前記メモリセルアレイと近接して設けられ前記主
電源が切断されたとき前記バックアップ電源により記憶
されているデータを保持する拡張メモリセル部と、第１
のタイミングでこの拡張メモリセル部へ前記不揮発性メ
モリ部に記憶されている確認用のデータを書込み、第２
のタイミングで前記拡張メモリセル部に記憶されている
データを読出す拡張入出力回路と、この拡張入出力回路
からのデータと前記不揮発性メモリ部に記憶されている
確認用のデータとを比較し一致したか否かの判定信号を
出力する比較回路と、前記確認用のデータの書込み、読
出し制御及び比較制御を行う拡張メモリ制御部とを有し
ている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
この実施例は、主電源が切断されたときバックアップ電
源により記憶されているデータを保持するメモリセルア
レイ１］と、アドレス信号Ａ、 Ｄ Ｒ、Ａ Ｄ ｃに
よりメモリセルアレイ１１のアドレスを指定する行デコ
ーダ１２及び列デコーダ１４と、この行デコーダ１２及
び列デコーダ１４により指定されたメモリセルアレイ１
１．のアドレスに対し通常のデータＤＴの書込み、読出
しを行う入出力回路１３とを備えた通常のデータＤＴ用
の記憶部１０と、確認用のデータＤＴＣを記憶する不揮
発性メモリ部１と、メモリセルアレイ１１と近接して設
けられ主電源が切断されたときバックアップ電源により
記憶されているデータを保持する拡張メモリセル部２と
、第１−のタイミングでこの拡張メモリセル部２へ不揮
発性メモリ部１に記憶されている確認用のデータＤＴＣ
を書込み、第２のタイミングで拡張メモリセル部２に記
憶されているデータを読出す拡張入出力回路３と、この
拡張入出力回路３からのデータと不揮発性メモリ部に記
憶されている確認用のデータＤＴＣとを比較し一致した
か否かの判定信号ＪＥを出力する比較回路４と、確認用
のデータＤＴＣの書込み読出し制御及び比較制御を行う
拡張メモリ制御部５とを有する構成となっている。
源により記憶されているデータを保持するメモリセルア
レイ１］と、アドレス信号Ａ、 Ｄ Ｒ、Ａ Ｄ ｃに
よりメモリセルアレイ１１のアドレスを指定する行デコ
ーダ１２及び列デコーダ１４と、この行デコーダ１２及
び列デコーダ１４により指定されたメモリセルアレイ１
１．のアドレスに対し通常のデータＤＴの書込み、読出
しを行う入出力回路１３とを備えた通常のデータＤＴ用
の記憶部１０と、確認用のデータＤＴＣを記憶する不揮
発性メモリ部１と、メモリセルアレイ１１と近接して設
けられ主電源が切断されたときバックアップ電源により
記憶されているデータを保持する拡張メモリセル部２と
、第１−のタイミングでこの拡張メモリセル部２へ不揮
発性メモリ部１に記憶されている確認用のデータＤＴＣ
を書込み、第２のタイミングで拡張メモリセル部２に記
憶されているデータを読出す拡張入出力回路３と、この
拡張入出力回路３からのデータと不揮発性メモリ部に記
憶されている確認用のデータＤＴＣとを比較し一致した
か否かの判定信号ＪＥを出力する比較回路４と、確認用
のデータＤＴＣの書込み読出し制御及び比較制御を行う
拡張メモリ制御部５とを有する構成となっている。
次に、この実施例の動作について説明する。
バックアップ電源に切換った後のメモリセルアレイ１１
のデータの有効性を確認する場合、ます、バックアップ
電源に切換わる前に、拡張メモリセル部２へ不揮発性メ
モリ部］に記憶されている確認用のデータＤＴＣを書込
む。
のデータの有効性を確認する場合、ます、バックアップ
電源に切換わる前に、拡張メモリセル部２へ不揮発性メ
モリ部］に記憶されている確認用のデータＤＴＣを書込
む。
次に、バックアップ電源に切換った後、拡張メモリセル
部２に記憶されているデータを読出し、このデータを不
揮発性メモリ部１からの確認用のデータＤＴＣと比較す
る。比較した結果、一致したか否かを判定信号ＪＥによ
り出力する。
部２に記憶されているデータを読出し、このデータを不
揮発性メモリ部１からの確認用のデータＤＴＣと比較す
る。比較した結果、一致したか否かを判定信号ＪＥによ
り出力する。
この判定信号ＪＥが「一致」を示していれば、拡張メモ
リセル部２はメモリセルアレイ１１と近接して形成され
ており、これらを形成するメモリセルはほぼ同一の特性
を持っているので、メモリセルアレイ１１に記憶されて
いるデータは有効であると判断される。
リセル部２はメモリセルアレイ１１と近接して形成され
ており、これらを形成するメモリセルはほぼ同一の特性
を持っているので、メモリセルアレイ１１に記憶されて
いるデータは有効であると判断される。
このように、メモリセルアレイ１１には従来例の確認用
メモリセル部Ｘを設ける必要がなく、この部分も通常の
データ用として使用することができるので、メモリセル
アレイ１１のアドレスが不連続になったり使用制限され
ることなく、全てのアドレスを通常のデータ用として使
用することができる。また、この半導体メモリを多数使
用するシステムにおいても、各半導体メモリでそれぞれ
データの有効性の確認を行うことができ、がっこれらを
同時に行うことができ、確認のための時間を短縮するこ
とができる。
メモリセル部Ｘを設ける必要がなく、この部分も通常の
データ用として使用することができるので、メモリセル
アレイ１１のアドレスが不連続になったり使用制限され
ることなく、全てのアドレスを通常のデータ用として使
用することができる。また、この半導体メモリを多数使
用するシステムにおいても、各半導体メモリでそれぞれ
データの有効性の確認を行うことができ、がっこれらを
同時に行うことができ、確認のための時間を短縮するこ
とができる。
第２図は本発明の第２の実施例を示すブロック図である
。
。
この実施例が第１の実施例と相違する点は、メモリセル
アレイ１１をメモリセル部１１Ａ１１Ｂの２つに分割し
、これらメモリセルアレイ１１Ａ、ＩＩＢの外側の近接
部分及びメモリセルアレイ１１Ａ、１１Ｂ間に拡張メモ
リセル部２Ａ〜２ｃを設け、バックアップ電源によるメ
モリセルアレイ１１Ａ、１１Ｂのデータの有効性をより
精度よく確認できるようにしたものである。
アレイ１１をメモリセル部１１Ａ１１Ｂの２つに分割し
、これらメモリセルアレイ１１Ａ、ＩＩＢの外側の近接
部分及びメモリセルアレイ１１Ａ、１１Ｂ間に拡張メモ
リセル部２Ａ〜２ｃを設け、バックアップ電源によるメ
モリセルアレイ１１Ａ、１１Ｂのデータの有効性をより
精度よく確認できるようにしたものである。
以上説明したように本発明は、通常のデータを記憶する
メモリセルアレイとは別にこのメモリセルアレイと近接
して拡張メモリセル部を設け、この拡張メモリセル部に
対して確認用のデータの書込み、読出しを行い、バック
アップ電源により保持されるデータの有効性の確認を行
う構成とすることにより、メモリセルアレイの全アドレ
スを連続的かつ使用制限なく使用することができ、また
、半導体メモリを多数使用するシステムにおいても、バ
ックアップ電源により保持されるデータの有効性の確認
を各半導体メモリで行うことができ、確認時間を短縮す
ることができる効果がある。
メモリセルアレイとは別にこのメモリセルアレイと近接
して拡張メモリセル部を設け、この拡張メモリセル部に
対して確認用のデータの書込み、読出しを行い、バック
アップ電源により保持されるデータの有効性の確認を行
う構成とすることにより、メモリセルアレイの全アドレ
スを連続的かつ使用制限なく使用することができ、また
、半導体メモリを多数使用するシステムにおいても、バ
ックアップ電源により保持されるデータの有効性の確認
を各半導体メモリで行うことができ、確認時間を短縮す
ることができる効果がある。
第↑図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示すブロック図、第３図は従来の半導体メモリの
一例を示すブロック図である。 １・・・不揮発性メモリ、２，２Ａ〜２ｃ・・・拡張メ
モリセル部、３・・・拡張入出力回路、４・・・比較回
路、５，５Ａ・・・拡張メモリ制御部、６・・・拡張デ
コーダ、１０．１ＯＡ・・・記憶部、１１，１１Ａ。 １１Ｂ・・・メモリセルアレイ、１１Ｘ・・・確認用メ
モリセル部、１２・・・行デコーダ、１３・・・入出力
回路、１４・・・列デコーダ。
施例を示すブロック図、第３図は従来の半導体メモリの
一例を示すブロック図である。 １・・・不揮発性メモリ、２，２Ａ〜２ｃ・・・拡張メ
モリセル部、３・・・拡張入出力回路、４・・・比較回
路、５，５Ａ・・・拡張メモリ制御部、６・・・拡張デ
コーダ、１０．１ＯＡ・・・記憶部、１１，１１Ａ。 １１Ｂ・・・メモリセルアレイ、１１Ｘ・・・確認用メ
モリセル部、１２・・・行デコーダ、１３・・・入出力
回路、１４・・・列デコーダ。
Claims (1)
- 主電源が切断されたときバックアップ電源により記憶
されているデータを保持するメモリセルアレイと、アド
レス信号により前記メモリセルアレイのアドレスを指定
するデコーダと、このデコーダにより指定されたメモリ
セルアレイのアドレスに対し通常のデータの書込み、読
出しを行う入出力回路とを備えた記憶部と、確認用のデ
ータを記憶する不揮発性メモリ部と、前記メモリセルア
レイと近接して設けられ前記主電源が切断されたとき前
記バックアップ電源により記憶されているデータを保持
する拡張メモリセル部と、第１のタイミングでこの拡張
メモリセル部へ前記不揮発性メモリ部に記憶されている
確認用のデータを書込み、第２のタイミングで前記拡張
メモリセル部に記憶されているデータを読出す拡張入出
力回路と、この拡張入出力回路からのデータと前記不揮
発性メモリ部に記憶されている確認用のデータとを比較
し一致したか否かの判定信号を出力する比較回路と、前
記確認用のデータの書込み、読出し制御及び比較制御を
行う拡張メモリ制御部とを有することを特徴とする半導
体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016842A JPH03220650A (ja) | 1990-01-25 | 1990-01-25 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016842A JPH03220650A (ja) | 1990-01-25 | 1990-01-25 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03220650A true JPH03220650A (ja) | 1991-09-27 |
Family
ID=11927465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016842A Pending JPH03220650A (ja) | 1990-01-25 | 1990-01-25 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03220650A (ja) |
-
1990
- 1990-01-25 JP JP2016842A patent/JPH03220650A/ja active Pending
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