JPH03220676A - 配線遅延時間算出方式 - Google Patents
配線遅延時間算出方式Info
- Publication number
- JPH03220676A JPH03220676A JP2016872A JP1687290A JPH03220676A JP H03220676 A JPH03220676 A JP H03220676A JP 2016872 A JP2016872 A JP 2016872A JP 1687290 A JP1687290 A JP 1687290A JP H03220676 A JPH03220676 A JP H03220676A
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- JP
- Japan
- Prior art keywords
- delay time
- calculation
- calculation rule
- wiring
- rule group
- Prior art date
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置を使用したプリント配線板や集積
回路等の配線遅延時間算出方式に関する。
回路等の配線遅延時間算出方式に関する。
従来の配線遅延時間算出方式は、遅延時間を算出しよう
としている一製品分の配線構成データを構成している配
線の最小構成単位の長さや幅、抵抗値等のデータである
最小構成要素に対応した計算式等の遅延時間算出計算ル
ール（以後、計算ルールと記す〉を含んだ遅延時間算出
用プログラムにより算出されていた。
としている一製品分の配線構成データを構成している配
線の最小構成単位の長さや幅、抵抗値等のデータである
最小構成要素に対応した計算式等の遅延時間算出計算ル
ール（以後、計算ルールと記す〉を含んだ遅延時間算出
用プログラムにより算出されていた。
上述した従来の配線遅延時間算出方式は、遅延時間算出
用プログラムが一製品分の配線構成データにのみ対応し
ているので、配線構成データが変る度に計算ルールの対
応を変更して新たな遅延時間算出用プログラムを情報処
理装置に入力しなければならないという問題点がある。
用プログラムが一製品分の配線構成データにのみ対応し
ているので、配線構成データが変る度に計算ルールの対
応を変更して新たな遅延時間算出用プログラムを情報処
理装置に入力しなければならないという問題点がある。
また、計算ルールの対応を変更して情報処理装置に入力
するには時間がかがるので、新たな遅延時間算出用プロ
グラムによる遅延時間がすぐに算出できないという問題
点がある。
するには時間がかがるので、新たな遅延時間算出用プロ
グラムによる遅延時間がすぐに算出できないという問題
点がある。
本発明の目的は、遅延時間算出計算ルールの入力が容易
に行え、また新たな遅延時間算出計算ルールで遅延時間
を算出できるまでの期間が短縮できる配線遅延時間算出
方式を提供することにある。
に行え、また新たな遅延時間算出計算ルールで遅延時間
を算出できるまでの期間が短縮できる配線遅延時間算出
方式を提供することにある。
本発明の配線遅延時間算出方式は、遅延時間の算出対象
となる配線の配線構成データを最小構成要素ごとに記憶
する第１の記憶手段と、前記配線構成データの前記最小
構成要素に対応する単位の遅延時間算出計算ルールの複
数個を計算ルール群として記憶する第２の記憶手段と、
前記計算ルール群を切分ける条件を入力する第１−の手
段と、前記計算ルール群を前記第２の記憶手段がら読出
ず第２の手段と、前記第２の手段が読出した前記計算ル
ール群を前記第１−の手段がらの切分は条件に基づいて
遅延時間算出計算ルールの単位に切分ける第３の手段と
、前記配線構成データを前記第１の記憶手段から読出ず
第４の手段と、前記第３の手段からの前記計算ルールお
よび前記第４の手段からの前記配線構成データに基づい
て配線遅延時間を算出する演算手順（プログラム）を作
成する第５の手段と、前記第５の手段により作成された
前記演算手順に従って配線遅延時間を算出する第６の手
段とを備えて構成されている。
となる配線の配線構成データを最小構成要素ごとに記憶
する第１の記憶手段と、前記配線構成データの前記最小
構成要素に対応する単位の遅延時間算出計算ルールの複
数個を計算ルール群として記憶する第２の記憶手段と、
前記計算ルール群を切分ける条件を入力する第１−の手
段と、前記計算ルール群を前記第２の記憶手段がら読出
ず第２の手段と、前記第２の手段が読出した前記計算ル
ール群を前記第１−の手段がらの切分は条件に基づいて
遅延時間算出計算ルールの単位に切分ける第３の手段と
、前記配線構成データを前記第１の記憶手段から読出ず
第４の手段と、前記第３の手段からの前記計算ルールお
よび前記第４の手段からの前記配線構成データに基づい
て配線遅延時間を算出する演算手順（プログラム）を作
成する第５の手段と、前記第５の手段により作成された
前記演算手順に従って配線遅延時間を算出する第６の手
段とを備えて構成されている。
次に、本発明の実施例について図面を参照し説明する。
第１−図は本発明の一実施例のブロック図である。同実
施例の情報処理装置は、各種制御や処理を行う制御装置
］−と、磁気ディスク装置やフレキシブルディスク装置
等の記憶装置２，３と、キーボード等の入力装置４とか
ら構成されている。
施例の情報処理装置は、各種制御や処理を行う制御装置
］−と、磁気ディスク装置やフレキシブルディスク装置
等の記憶装置２，３と、キーボード等の入力装置４とか
ら構成されている。
記憶装置２は遅延時間の算出対象となる配線の配線構成
データ２０を最小構成要素２０ａごとに記憶している。
データ２０を最小構成要素２０ａごとに記憶している。
配線構成データ２０の内容は、アセンブリレベル（ＬＳ
Ｉ、ＭＣＰなど〉などの全体テークと、論理的・物理的
な品種名やりビジョンおよび座標などの部品データと、
信号名や始点および終点のピン名やロケーションやファ
ンクションタグや線長や線種や線材の太さや階層などの
配線データと、端子容量や端子抵抗や層の単位面積当り
の容量や層のシート抵抗などの容量・抵抗データなどで
ある。
Ｉ、ＭＣＰなど〉などの全体テークと、論理的・物理的
な品種名やりビジョンおよび座標などの部品データと、
信号名や始点および終点のピン名やロケーションやファ
ンクションタグや線長や線種や線材の太さや階層などの
配線データと、端子容量や端子抵抗や層の単位面積当り
の容量や層のシート抵抗などの容量・抵抗データなどで
ある。
記憶装置３は配線構成データ２０を含め、今後遅延時間
を計算するであろうすべての配線の最小構成要素と対応
する単位の複数個の計算ルール３０ａで構成されている
遅延時間算出計算ルール群（以後、計算ルール群と記す
）３０を記憶している。制御装置１−は計算ルール群３
０を切分ける条件を入力する計算ルール群切分は条件入
力手段１１と、計算ルール群３０を計算ルール３０ａに
切分ける計算ルール群切分は手段１３と、配線構成デー
タ２０を記憶装置２から読出す配線情報読出し手段１４
と、計算ルール３０ａと配線構成データ２０から遅延時
間算出用プログラムを作成する遅延時間算出用プログラ
ム作成手段１５と、遅延時間算出用プログラム作成手段
１５が作成したプログラムにより遅延時間を算出する遅
延時間算出手段１６とを有して構成されている。
を計算するであろうすべての配線の最小構成要素と対応
する単位の複数個の計算ルール３０ａで構成されている
遅延時間算出計算ルール群（以後、計算ルール群と記す
）３０を記憶している。制御装置１−は計算ルール群３
０を切分ける条件を入力する計算ルール群切分は条件入
力手段１１と、計算ルール群３０を計算ルール３０ａに
切分ける計算ルール群切分は手段１３と、配線構成デー
タ２０を記憶装置２から読出す配線情報読出し手段１４
と、計算ルール３０ａと配線構成データ２０から遅延時
間算出用プログラムを作成する遅延時間算出用プログラ
ム作成手段１５と、遅延時間算出用プログラム作成手段
１５が作成したプログラムにより遅延時間を算出する遅
延時間算出手段１６とを有して構成されている。
遅延時間を算出する場合は、入力装置４から配線構成デ
ータ２０の最小構成要素２０ａに対応した配線種や端子
数などから成る計算ルール群切分は条件を計算ルール群
切分は条件入力手段１１により人力する。次に、計算ル
ール群読出し手段１２が記憶装置３より計算ルール群３
０を読出す。計算ルール群切分は条件と計算ルール群３
０とから計算ルール群切分は手段１３が、計算ルール群
３０を計算ルール３０ａに切分ける。配線情報読出し手
段１４が記憶装置２から配線構成データ２０を読出し、
遅延時間算出用プログラム作成手段１−５が配線構成デ
ータ２０と計算ルール３０ａとから遅延時間算出用プロ
グラムを作成する。
ータ２０の最小構成要素２０ａに対応した配線種や端子
数などから成る計算ルール群切分は条件を計算ルール群
切分は条件入力手段１１により人力する。次に、計算ル
ール群読出し手段１２が記憶装置３より計算ルール群３
０を読出す。計算ルール群切分は条件と計算ルール群３
０とから計算ルール群切分は手段１３が、計算ルール群
３０を計算ルール３０ａに切分ける。配線情報読出し手
段１４が記憶装置２から配線構成データ２０を読出し、
遅延時間算出用プログラム作成手段１−５が配線構成デ
ータ２０と計算ルール３０ａとから遅延時間算出用プロ
グラムを作成する。
遅延時間算出手段Ｌ６が遅延時間算出用プログラム作成
手段１５が作成した遅延時間算出用プログラムで遅延時
間を算出する。
手段１５が作成した遅延時間算出用プログラムで遅延時
間を算出する。
なお、同実施例では配線構成データ２０と遅延時間算出
計算ルール群３０とは２つの記憶装置に分けて記憶され
ているが、記憶装置に能力があれば１一つの記憶装置に
両方とも記憶させることも可能である。
計算ルール群３０とは２つの記憶装置に分けて記憶され
ているが、記憶装置に能力があれば１一つの記憶装置に
両方とも記憶させることも可能である。
また、同実施例では遅延時間算出プログラムの作成から
遅延時間の計算まで１台の情報処理装置で行っているが
、１台の情報処理装置で遅延時間算出プログラムを作成
し、オンラインまたはフレキシブルディスク等の記憶媒
体による移動により他の情報処理装置で遅延時間を算出
することも可能である。
遅延時間の計算まで１台の情報処理装置で行っているが
、１台の情報処理装置で遅延時間算出プログラムを作成
し、オンラインまたはフレキシブルディスク等の記憶媒
体による移動により他の情報処理装置で遅延時間を算出
することも可能である。
以上説明したように本発明は、計算ルール群切分は条件
を入力することで計算ルール群を自動的に切分は遅延時
間算出用プログラム作成手段が遅延時間算出用プログラ
ムを自動的に作成することにより、遅延時間算出計算ル
ールの入力が容易に行え、また新たな遅延時間算出計算
ルールで遅延時間を算出できるまでの期間が短縮できる
効果がある。
を入力することで計算ルール群を自動的に切分は遅延時
間算出用プログラム作成手段が遅延時間算出用プログラ
ムを自動的に作成することにより、遅延時間算出計算ル
ールの入力が容易に行え、また新たな遅延時間算出計算
ルールで遅延時間を算出できるまでの期間が短縮できる
効果がある。
第↓図は本発明の一実施例のブロック図である。
ｌ・・・、−制御装置、２・・・・・・記憶装置、３・
・・・・・記憶装置、４・・・・・・入力装置、１１−
・・・・・・計算ルール群切分は条件入力手段、１２・
・・・・・計算ルール群読出し手段、１３・・・・・・
計算ルール群切分は手段、］−４・・−・・・配線情報
読出し手段、■５・・・・・・遅延時間算出用プログラ
ム作成手段、１６−・・・・・遅延時間算出手段、 ２０・・・ ・・配線構成データ、 ２０ａ−・・・・最小槽 戒要素、 ３０・・・ ・・計算ルール群、 ３０ａ・・・・・・計算 ルール。
・・・・・記憶装置、４・・・・・・入力装置、１１−
・・・・・・計算ルール群切分は条件入力手段、１２・
・・・・・計算ルール群読出し手段、１３・・・・・・
計算ルール群切分は手段、］−４・・−・・・配線情報
読出し手段、■５・・・・・・遅延時間算出用プログラ
ム作成手段、１６−・・・・・遅延時間算出手段、 ２０・・・ ・・配線構成データ、 ２０ａ−・・・・最小槽 戒要素、 ３０・・・ ・・計算ルール群、 ３０ａ・・・・・・計算 ルール。
Claims (1)
- 【特許請求の範囲】 １、遅延時間の算出対象となる配線の配線構成データを
最小構成要素ごとに記憶する第１の記憶手段と、前記配
線構成データの前記最小構成要素に対応する単位の遅延
時間算出計算ルールの複数個を計算ルール群として記憶
する第２の記憶手段と、前記計算ルール群を切分ける条
件を入力する第１の手段と、前記計算ルール群を前記第
２の記憶手段から読出す第２の手段と、前記第２の手段
が読出した前記計算ルール群を前記第１の手段からの切
分け条件に基づいて遅延時間算出計算ルールの単位に切
分ける第３の手段と、前記配線構成データを前記第１の
記憶手段から読出す第４の手段と、前記第３の手段から
の前記計算ルールおよび前記第４の手段からの前記配線
構成データに基づいて配線遅延時間を算出する演算手順
（プログラム）を作成する第５の手段と、前記第５の手
段により作成された前記演算手順に従って配線遅延時間
を算出する第６の手段とを備えることを特徴とする配線
遅延時間算出方式。 ２、前記第１および第２の記憶手段が同一記憶手段内に
存在することを特徴とする請求項１記載の配線遅延時間
算出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016872A JPH03220676A (ja) | 1990-01-25 | 1990-01-25 | 配線遅延時間算出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016872A JPH03220676A (ja) | 1990-01-25 | 1990-01-25 | 配線遅延時間算出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03220676A true JPH03220676A (ja) | 1991-09-27 |
Family
ID=11928286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016872A Pending JPH03220676A (ja) | 1990-01-25 | 1990-01-25 | 配線遅延時間算出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03220676A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761081A (en) * | 1995-04-28 | 1998-06-02 | Matsushita Electric Industrial Co., Ltd. | Method of evaluating signal propagation delay in logic integrated circuit |
| US8756545B2 (en) | 2011-08-17 | 2014-06-17 | Fujitsu Limited | Delay time calculating apparatus and method |
-
1990
- 1990-01-25 JP JP2016872A patent/JPH03220676A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761081A (en) * | 1995-04-28 | 1998-06-02 | Matsushita Electric Industrial Co., Ltd. | Method of evaluating signal propagation delay in logic integrated circuit |
| US8756545B2 (en) | 2011-08-17 | 2014-06-17 | Fujitsu Limited | Delay time calculating apparatus and method |
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