JPH05108752A - シミユレーシヨン装置 - Google Patents

Abstract

(57)【要約】 【目的】 トランスファーゲートのＯＮ、ＯＦＦの状態
を考慮した配線遅延の計算を行い、より実デバイスの動
作に近い遅延シミュレーションを行えるようにする。 【構成】 素子遅延、配線遅延を考慮したシミュレーシ
ョンを行うシミュレーション装置において、ゲートの出
力にトランスファーゲートが接続されているか否かを調
べる接続関係探索手段１０４、およびトランスファーゲ
ートの接続の有無を考慮してゲートの配線遅延計算を行
う遅延計算手段１０５を備え、トランスファーゲートの
ＯＮ、ＯＦＦを考慮した遅延計算を行う。 【効果】 正確な遅延シミュレーションを行うことがで
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、回路の論理動作確認を
行う回路シミュレーションに利用する。本発明は、実デ
バイスに近い論理動作を確認するために素子遅延、配線
遅延を考慮してシミュレーションを行うことができるシ
ミュレーション装置に関する。

【０００２】

【従来の技術】デバイス作成後に回路の設計ミスがみつ
かった場合、修正にはかなりの時間、費用を費やすこと
になる。デバイスの作成前に回路の論理動作の確認を行
うことにより、回路の設計ミスをなくしてしまうことが
望ましい。このためシミュレーションは必須のものにな
る。大規模集積回路における素子の微細化、高速化は１
チップ上に多くの素子を搭載することを可能にしチップ
の処理能力を高めた反面、デバイスになったときに現れ
るさまざまな要因を考慮し、より実デバイスに近い論理
動作確認を行うことを必要とする。

【０００３】素子の遅延時間もその要因のうちのひとつ
である。また素子による遅延だけを考慮して回路のシミ
ュレーションを行いユーザーの希望する動作がシミュレ
ーション上で確認できても、実際にデバイスをつくった
場合に配線遅延が無視できなくなり、信号の伝達に大き
なズレが生じ、実際のデバイスが動作しないこともあ
る。従って、各素子間の配線容量、配線抵抗などによる
配線遅延時間も考慮すべきものである。

【０００４】このため最近のシミュレーション方式で
は、レイアウト前に各配線長をあらかじめ予測し仮の配
線遅延を考慮してシミュレーションを行ったり、または
デバイスのレイアウト後にレイアウトより配線遅延を求
めシミュレータにフィードバックして再びシミュレーシ
ョンを行い動作を確認し、よりデバイスの動作に近い論
理動作の確認を行っている。同じ回路を作成する場合で
も、素子自身の持つ遅延時間、負荷駆動能力、配線によ
る負荷の増大などはデバイスを作成するプロセスの違い
によりさまざまである。

【０００５】そこで、大規模集積回路の製造を行ってい
る各社は、独自の遅延計算式や遅延計算用のパラメータ
をライブラリとして用意している。このようなライブラ
リや遅延計算式によって遅延計算を行う場合、通常各素
子が駆動する負荷を求め素子の駆動能力により遅延時間
の計算を行う。従ってすべての素子が負荷を駆動するこ
とになるが、トランスファーゲートについては負荷の駆
動能力を持たないため、他の基本ゲートであるＮＡＮ
Ｄ、ＮＯＲなどと同様に扱うことはできないことにな
り、トランスファーゲートを単独で遅延シミュレーショ
ン用のライブラリにすることは難しく、３ステートバッ
ファなどのようにトランスファーゲートを他の基本ゲー
トと組にしてライブラリ化していた。

【０００６】あえて単独でライブラリ化しようとするな
らば、トランスファーゲートに負荷を駆動するための係
数を定義し、ライブラリとして持たせておくなどの方法
をとる必要がある。

【０００７】

【発明が解決しようとする課題】従来のシミュレータ方
式では、遅延時間の計算においてトランスファーゲート
をライブラリ化することが難しく、トランスファーゲー
トをライブラリ化するには他の基本ゲートと同様に負荷
を駆動するものとして遅延時間の計算を行うことにな
る。しかし、トランスファーゲートはその特性上、ＯＦ
Ｆ状態ではトランスファーゲートの前段の素子と後段の
素子との接続を切り放し、ＯＮ状態では入力に加えられ
た信号を出力に伝達するだけでトランスファーゲートそ
のものは負荷を駆動できない。

【０００８】そのためトランスファーゲートの先につな
がる負荷についてはトランスファーゲートの前段の素子
が駆動する必要がある。しかし他の基本ゲートと同様
に、トランスファーゲート自身がトランスファーゲート
の後段につながる負荷を駆動するとして遅延時間を計算
すると、あらかじめライブラリに定義された負荷の駆動
係数をどのようにして定義するかで、負荷の大きさによ
り遅延時間そのものの誤差が小さいときと大きくなると
きが生じる。トランスファーゲートの後段が負荷の大き
いバスなどであれば遅延時間の誤差が大きくなり、実際
のデバイスとの動作が異なってしまう問題がある。

【０００９】本発明はこのような問題を解決するもの
で、実デバイスの動作に近い状態で回路の論理動作の確
認を行うことができる装置を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】本発明は、入力手段、シ
ミュレーション手段、出力手段、および記憶手段を備え
たシミュレーション装置において、前記シミュレーショ
ン手段に、前記入力手段から入力データを取り込む回路
接続情報入力手段と、入力パターンを取り込むパターン
入力手段と、前記回路接続情報入力手段により変換され
た内部データをもとにしてゲート出力端子の抽出を行う
ゲート出力端子抽出手段と、このゲート出力端子抽出手
段により抽出された端子について接続関係の探索を行う
接続関係探索手段と、この接続関係探索手段の処理結果
を使用して遅延計算を行う遅延計算手段と、前記回路接
続情報入力手段、前記パターン入力手段、および前記遅
延計算手段により作成された内部データをもとにしてシ
ミュレーションを行い前記出力手段に結果を出力するシ
ミュレート実行手段と、シミュレーションの結果を前記
記憶手段に保存する結果保存手段とを備えたシミュレー
ション装置において、前記接続関係探索手段にトランス
ファーゲートの接続があるか否かを考慮する処理を行う
手段を含み、前記遅延計算手段に、トランスファーゲー
トの接続がある場合と無い場合とにわけて遅延計算処理
を行う手段を含むことを特徴とする。

【００１１】

【作用】入力データ、および入力パターンを取り込み、
変換した内部データをもとにしてゲート出力端子の抽出
を行う。次いで、抽出された端子についてトランスファ
ーゲートの接続があるか否かを考慮して接続関係の探索
を行い、その探索結果を使用してトランスファーゲート
の接続がある場合と無い場合とに分けて遅延計算を行
う。このようにして作成された内部データをもとにして
シミュレーションを実行し、その結果を保存する。

【００１２】このように、トランスファーゲートのＯ
Ｎ、ＯＦＦの状態を考慮して、トランスファーゲートを
含む回路においても実デバイスの動作に近い状態で回路
の論理動作の確認を行うことができ、また、ユーザにと
ってもより正確な遅延シミュレーションを行うことがで
きる。さらに、実デバイス作成前に信号の正確なタイミ
ングを考慮した回路設計を行うことができるとともに、
デバイス作成後の修正を少なくし、開発期間を短くする
ことができる。

【００１３】

【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図であ
る。

【００１４】本発明は、入力手段２、シミュレーション
手段１、出力手段３、および記憶手段４を備え、シミュ
レーション手段１に、入力手段２から入力データを取り
込む回路接続情報入力手段１０１と、入力パターンを取
り込むパターン入力手段１０２と、回路接続情報入力手
段１０１により変換された内部データをもとにしてゲー
ト出力端子の抽出を行うゲート出力端子抽出手段１０３
と、このゲート端子抽出手段１０３により抽出された端
子について接続関係の探索を行う接続関係探索手段１０
４と、この接続関係探索手段１０４の処理結果を使用し
て遅延計算を行う遅延計算手段１０５と、回路接続情報
入力手段１０１、パターン入力手段１０２、および遅延
計算手段１０５により作成された内部データをもとにし
てシミュレーションを行い出力手段３に結果を出力する
シミュレート実行手段１０６と、シミュレーションの結
果を記憶手段４に保存する結果保存手段１０７とを備
え、さらに、本発明の特徴として接続関係探索手段１０
４に、トランスファーゲートの接続があるか否かを考慮
をする処理を行う手段を含み、遅延計算手段１０５に、
トランスファーゲートの接続がある場合と無い場合とに
わけて遅延計算処理を行う手段を含む。

【００１５】次に、このように構成された本発明実施例
の動作について説明する。

【００１６】（第一実施例）図２は本発明第一実施例の
動作の流れを示すフローチャート、図３（ａ）は本発明
第一実施例におけるトランスファーゲートを含まない場
合の遅延計算を説明する図、同図（ｂ）はトンンスファ
ーゲートを含む場合の遅延計算を説明する図、図４
（ａ）および（ｂ）は本発明第一実施例における接続関
係探索手段により作成されたテーブルの例を示す図、図
５（ａ）は本発明第一実施例における遅延計算手段によ
り作成されたテーブルの例を示す図、同図（ｂ）は遅延
計算手段のトランスファーゲート付ゲート遅延計算処理
により作成されたテーブルの例を示す図、同図（ｂ）は
遅延計算手段のトランスファーゲート付ゲート遅延計算
処理により作成されたテーブルの例を示す図である。

【００１７】図２に示すように、回路接続情報入力手段
１はシミュレーションを行おうとする回路の接続情報を
入力とし接続関係を探索できる形の内部データ構造に変
換する（Ｓ１）。

【００１８】ゲート出力端子抽出手段２は、回路接続情
報入力手段１により変換された内部データより、その回
路で使用されているトランスファーゲートを除く全ての
素子の出力端子抽出を行う（Ｓ２）。

【００１９】接続関係探索手段３は、ゲート出力端子抽
出手段２で抽出された一つひとつの出力端子についてそ
の接続関係の探索を行う（Ｓ３）。一つの出力端子に接
続される全ての入力端子が探索されたならば探索は終了
する。ただし、探索中にトランスファーゲートに接続さ
れていることがわかればトランスファーゲートの先まで
探索を行い、探索終了後はトランスファーゲート付き遅
延計算処理Ｓ５に進む。トランスファーゲートが接続さ
れていなければ通常の遅延計算手段４によるゲート遅延
処理に進む（Ｓ４）。この処理を回路中のすべての出力
端子について行う。

【００２０】ここで、図３および図４を用いて処理の内
容を詳しく説明する。図３（ａ）はトランスファーゲー
トがない場合を示す図である。バッファ１０の出力端子
１１は回路接続情報入力処理Ｓ１で作成された内部デー
タを探索することにより配線１２によってバッファ１３
の入力端子とインバータ１４の入力端子に接続されてお
り途中にトランスファーゲートは存在しないことがわか
る。

【００２１】このことから、図４（ａ）に示すようなテ
ーブルを作成する。ここで２５は図３（ａ）に示すバッ
ファ１０のゲート名とその出力端子名、２６は配線１２
の配線名、２７、２８は配線１２によりバッファ１０の
出力端子１１と接続されるゲート１３、１４のゲート名
とその入力端子名である。また、２９はバッファ１０の
出力端子１１とバッファ１３、インバータ１４との接続
状態をコントロールするゲート名と端子名であり、通常
トランスファーゲートを含まない場合、あるゲートの出
力端子と他のゲートの入力端子とは必ず接続されること
になるため、接続状態をコントロールされることはな
い。

【００２２】従って、接続状態がコントロールされない
ことがわかるように値をもたせておく。この場合は０を
与えてある。３０、３１はバッファ１３とインバータ１
４までで探索は終了するため、これから先が探索されな
かったことを示すため０を与えている。、３２、３３に
ついても意味のないデータであることを示すため０を与
えてある。これらはすべて内部データとして保存され
る。なお図中の矢印はデータのつながりを示す。その後
は、ゲート出力遅延計算処理Ｓ４へ進む。

【００２３】図３（ｂ）はトランスファーゲートが存在
する場合を示す図である。バッファ１５の出力端子１６
は回路接続情報入力処理Ｓ１により作成された内部デー
タを探索することにより配線１７によってバッファ２３
の入力端子とトランスファーゲート１９の入力端子２０
に接続されていることがわかる。トランスファーゲート
に接続されていることがわかった場合その先の接続につ
いても探索を行う。

【００２４】ここではトランスファーゲート１９の出力
端子２１から先も探索され配線２２によりインバータ２
４の入力端子にも接続されていることがわかる。インバ
ータ２４がバッファ１５により駆動されるかどうかはト
ランスファーゲート１９のＯＮ、ＯＦＦの状態によりこ
の状態はトランスファーゲート１９のコントロール端子
１８により決定される。

【００２５】このため図４（ｂ）に示すようなテーブル
が作成される。ここで３４はバッファ１５のゲート名と
出力端子名、３５は配線１７の配線名、３６は配線２２
の配線名、３７は配線１７によりバッファ１５の出力端
子１６と接続されるゲート２３のゲート名と入力端子
名、３８はトランスファーゲート１９のゲート名と入力
端子名、３９は配線１７および配線２２によりバッファ
１５の出力端子１６と接続されるゲート２４のゲート名
と入力端子名である。

【００２６】また、４０については図４（ａ）の説明で
述べたようにバッファ１５とバッファ２３の接続がトラ
ンスファーゲートによってコントロールされず、直接バ
ッファ１５の出力端子１６に接続されているため０を与
える。４１についてはバッファ１５とインバータ２４の
接続状態がトランスファーゲート１９によりコントロー
ルされているためトランスファーゲート１９のコントロ
ール端子１８のゲート名と端子名とＯＮになる値を与え
る。コントロールがＯＮ状態のときのみ次段への接続が
許される。表中ではトランスファーゲート１９は０でＯ
ＦＦ、１でＯＮとなっていることがわかる。４２、４
３、４４、４５については無意味なデータなので０を与
えている。これらのデータは全て内部データとして保存
される。また、図６はトランスファーゲートが２段以上
接続している場合について作成されたテーブルの例を示
す図である。その後、トランスファーゲート付きゲート
遅延計算処理Ｓ５へ進む。

【００２７】ゲート遅延計算処理Ｓ４では、接続関係探
索処理Ｓ３によりトランスファーゲートを含んでいない
と判断されたものについて遅延計算を行う。図４（ａ）
に示されるように出力端子に接続される配線、およびゲ
ートはすでにわかっており接続状態がコントロールされ
るものもないため、ゲートの遅延係数や入力端子容量な
どのパラメータが保存されている図２に示す遅延ライブ
ラリ５０を参照し、あらかじめ決められた遅延計算式を
用いて遅延時間の計算を行う。また接続状態はコントロ
ールされないため素子名、端子名、コントロール値の項
目は意味がない。意味がないことを示すため０を与えて
お。このようにして作成された遅延時間テーブルを図５
（ａ）に示す。

【００２８】トランスファーゲート付ゲート遅延計算処
理Ｓ５は、接続関係探索処理Ｓ３によりトランスファー
ゲートを含むと判断されたものについて遅延計算を行
う。トランスファーゲートがあるとそのＯＮ、ＯＦＦの
状態の違いにより、トランスファーゲート前段のゲート
出力に対する負荷に違いが生じるためこれを考慮する必
要がある。図３（ｂ）に示す回路において、接続関係探
索処理Ｓ３により図３（ｂ）に示す関係がすでにわかっ
ている。トランスファーゲート１９はそのコントロール
端子１８が０のときにＯＦＦ、１のときにＯＮするもの
とする。コントロール端子１８が０のとき、バッファ１
５の負荷は図４（ｂ）より、配線１７とバッファ２３と
トランスファーゲート１９となる。

【００２９】また、コントロール端子１８が１のとき、
バッファ１５の負荷は図４（ｂ）より、配線１７と配線
２２とバッファ２３とトランスファーゲート１９とイン
バータ２４となる。このようにトランスファーゲート１
９の状態によりそれぞれ負荷が異なるため、コントロー
ル端子１８の値の違いにそれぞれ遅延時間を計算したテ
ーブルを作成する。

【００３０】このような遅延時間テーブルを図５（ｂ）
に示す。図５（ｂ）において、バッファ１５からバッフ
ァ２３への配線遅延はトランスファーゲート１９により
負荷が変化するため、トランスファーゲート１９のコン
トロール端子１８の値によってそれぞれ遅延時間が定義
されている。また、バッファ１５からインバータ２４へ
の配線遅延はやはりトランスファーゲート１９によりコ
ントロールされるが、トランスファーゲートがＯＮのと
きのみバッファ１５に接続されるのでこのときには遅延
時間が定義され、ＯＦＦのときには値が定義されていな
いことを示すためこの場合−１を与えてある。

【００３１】シミュレーション用遅延テーブル作成処理
Ｓ６は、ゲート遅延計算処理Ｓ４とトランスファーゲー
ト付きゲート遅延計算処理Ｓ５によって作成された図４
（ａ）、および（ｂ）に示すテーブルをマージして回路
全体の配線遅延情報が含まれるように一つにし、シミュ
レート実行手段８が参照できる内部データに変換する。

【００３２】パターン入力処理Ｓ７は、シミュレーショ
ン用の入力パターンをシミュレータが参照できる内部デ
ータに変換する。

【００３３】回路シミュレーションＳ８は、回路接続情
報入力処理Ｓ１で作成された接続情報の内部データとシ
ミュレーション用遅延テーブル作成処理Ｓ６で作成され
た配線遅延時間テーブルの内部データとパターン入力処
理Ｓ７で作成された内部データと素子内の端子間遅延時
間が保存されている図２に示す遅延ライブラリ５１を参
照してシミュレーションを行う。

【００３４】この場合、あるゲートがトランスファーゲ
ートに接続されているならば、そのゲートの出力の配線
による遅延時間はトランスファーゲートのＯＮ、ＯＦＦ
の状態の違いによりコントールされているので、トラン
スファーゲートのコントロール端子の状態に合わせて配
線遅延時間テーブルより配線遅延時間を選択しシミュレ
ーションを行う。

【００３５】シミュレーション結果出力処理Ｓ９は、回
路シミュレーションＳ８で行ったシミュレーション結果
を表示し保存する。

【００３６】（第二実施例）第一実施例においてはトラ
ンスファーゲートの接続が１段のみの場合を説明した
が、トランスファーゲートが２段以上接続している場合
についても実現可能である。

【００３７】図６はトランスファーゲートが２段以上の
回路の１例を示す図である。図７はトランスファーゲー
トが２段以上の場合に接続関係探索処理Ｓ３により作成
されるテーブルの１例を示す図である。

【００３８】図８はトランスファーゲートが２段以上の
場合にトランスファーゲート付ゲート遅延計算処理によ
り作成されるテーブルの例を示す図である。

【００３９】回路接続情報入力処理、ゲート出力端子抽
出処理、接続関係探索処理、ゲート遅延計算処理、シミ
ュレーション用遅延テーブル作成処理、パターン入力処
理、回路シミュレーション、シミュレーション結果出力
処理に関しては第一実施例より容易に類推可能であるた
め省略する。ここでは接続情報探索処理により作成され
たテーブルを用いてトランスファーゲート付ゲート遅延
計算処理についての説明を行う。トランスファーゲート
が２段以上の回路例を図６に、また、この場合、接続関
係探索処理により作成されたテーブルの例を図７に示し
た。

【００４０】トランスファーゲート６４、６６、６９は
そのコントロール端子が０のときにＯＦＦ、１のときに
ＯＮとする。図７よりバッファ６０の出力の負荷はトラ
ンスファーゲート６４、６６、６９によって変わる。ト
ランスファーゲート６４がＯＦＦのときバッファ６０の
負荷は配線６２、バッファ６３、トランスファーゲート
６４となり、トランスファーゲート６４がＯＮのときの
負荷として配線６２、バッファ６３、トランスファーゲ
ート６４があり、さらにトランスファーゲート６６、６
９の状態により負荷が追加される。トランスファーゲー
ト６６がＯＮならば配線６７、バッファ６８が追加さ
れ、トランスファーゲート６９がＯＮならば配線７０、
バッファ７１が追加される。これらを考慮してトランス
ファーゲート付遅延計算処理により計算された遅延時間
の内部データが図８に示すものである。

【００４１】図８において、バッファ６０の出力端子６
１からバッファ６３までの配線遅延はまずトランスファ
ーゲート６４がＯＦＦの場合はすぐに定義されるが、Ｏ
Ｎの場合はトランスファーゲート６６、６７の状態によ
ってさらに分岐している。また、バッファ６０からバッ
ファ６８、７１への配線遅延も各トランスファーの状態
を考慮して決定されることがわかる。このデータは、シ
ミュレーション用遅延テーブル作成処理を経てシミュレ
ータがシミュレーションを行う時に参照できる内部デー
タになる。

【００４２】

【発明の効果】以上説明したように本発明によれば、ト
ランスファーゲートのＯＮ、ＯＦＦの状態を考慮するこ
とによりトランスファーゲートをスルーした遅延時間の
計算が行えるため誤差を小さくすることができる。これ
により、トランスファーゲートを含む回路においても実
デバイスの動作に近い状態で回路の論理動作の確認を行
うことができる。また、ユーザーにとってもより正確な
遅延シミュレーションを行うことができるため、実デバ
イス作成前に信号の正確なタイミングを考慮した回路設
計を行うことができ、デバイス作成後の回路の修正が少
なくなり開発期間も短くなる効果がある。

【図面の簡単な説明】

【図１】本発明実施例の構成を示すブロック図。

【図２】本発明実施例の動作の流れを示すフローチャー
ト。

【図３】（ａ）は本発明第一実施例におけるトランスフ
ァーゲートを含まない場合の回路例を示す図、（ｂ）は
トランスファーゲートを含む場合の回路例を示す図。

【図４】（ａ）および（ｂ）は本発明第一実施例におけ
る接続関係探索処理により作成されたテーブルの例を示
す図。

【図５】（ａ）は本発明第一実施例におけるゲート遅延
計算処理により作成されたテーブルの例を示す図、
（ｂ）はトランスファーゲート付ゲート遅延計算処理に
より作成されたテーブルの例を示す図。

【図６】本発明第二実施例におけるトランスファーゲー
トが２段の場合の回路の例を示す図。

【図７】本発明第二実施例におけるトランスファーゲー
トが２段以上の場合に接続関係探索処理により作成され
たテーブルの例を示す図。

【図８】本発明第二実施例におけるトランスファーゲー
トが２段以上の場合にトランスファーゲート付ゲート遅
延計算処理により作成されたテーブルの例を示す図。

【符号の説明】

１ シミュレーション手段 ２ 入力手段 ３ 出力手段 ４ 記憶手段 １０、１３、１５、２３ バッファ １１、１６ バッファの出力端子 １２、１７、２２ 配線 １４、２４ インバータ １８ トランスファーゲートのコントロール端子 １９ トランスファーゲート ２０ トランスファーゲートの入力端子 ２１ トランスファーゲートの出力端子 ２５〜４５ 作成されるテーブルを説明するための素子
および配線 ５０ ゲートの遅延計算に用いられる出力端子の遅延係
数や入力端子容量等の各種パラメータが保存されている
遅延ライブラリ ５１ 素子のもつ端子から端子までの素子内部遅延時間
が保存されている素子の遅延ライブラリ ６０〜７１ トランスファーが２段以上の場合に作成さ
れるテーブルを説明するための素子および配線 １０１ 回路接続情報入力手段 １０２ パターン入力手段 １０３ ゲート出力端子抽出手段 １０４ 接続関係探索手段 １０５ 遅延計算手段 １０６ シミュレート実行手段 １０７ 結果保存手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力手段、シミュレーション手段、出力
   手段、および記憶手段を備えたシミュレーション装置に
   おいて、 前記シミュレーション手段に、 前記入力手段から入力データを取り込む回路接続情報入
   力手段と、 入力パターンを取り込むパターン入力手段と、 前記回路接続情報入力手段により変換された内部データ
   をもとにしてゲート出力端子の抽出を行うゲート出力端
   子抽出手段と、 このゲート出力端子抽出手段により抽出された端子につ
   いて接続関係の探索を行う接続関係探索手段と、 この接続関係探索手段の処理結果を使用して遅延計算を
   行う遅延計算手段と、 前記回路接続情報入力手段、前記パターン入力手段、お
   よび前記遅延計算手段により作成された内部データをも
   とにしてシミュレーションを行い前記出力手段に結果を
   出力するシミュレート実行手段と、 シミュレーションの結果を前記記憶手段に保存する結果
   保存手段とを備えたシミュレーション装置において、 前記接続関係探索手段にトランスファーゲートの接続が
   あるか否かを考慮する処理を行う手段を含み、 前記遅延計算手段に、トランスファーゲートの接続があ
   る場合と無い場合とにわけて遅延計算処理を行う手段を
   含むことを特徴とするシミュレーション装置。