JPH03220772A - 半導体装置 - Google Patents
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- JPH03220772A JPH03220772A JP1684790A JP1684790A JPH03220772A JP H03220772 A JPH03220772 A JP H03220772A JP 1684790 A JP1684790 A JP 1684790A JP 1684790 A JP1684790 A JP 1684790A JP H03220772 A JPH03220772 A JP H03220772A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に同一半導体基板にバイ
ポーラトランジスタ素子とＣＭＯ８トランジスタ素子を
有する半導体装置（以下ＢｉＣＭＯ３半導体装置と記す
）に関する。
ポーラトランジスタ素子とＣＭＯ８トランジスタ素子を
有する半導体装置（以下ＢｉＣＭＯ３半導体装置と記す
）に関する。
近年、ＭＯ８型ＬＳＩにおいて高密度・高集積高速化の
手段としてゲート電極の微細化が進んでいる。ゲート電
極を配線層の一部として使用する場合に於いて、ゲート
電極を構成する材質は、従来一般的にドープトポリシリ
コンが用いられており層抵抗およそ２０Ω／口である。
手段としてゲート電極の微細化が進んでいる。ゲート電
極を配線層の一部として使用する場合に於いて、ゲート
電極を構成する材質は、従来一般的にドープトポリシリ
コンが用いられており層抵抗およそ２０Ω／口である。
従って微細化によって配線抵抗値は増大することになり
、この配線抵抗値の低減ためにゲート電極の材質にタン
グステンシリサイド等の高融点金属硅化物が用いられて
いる。
、この配線抵抗値の低減ためにゲート電極の材質にタン
グステンシリサイド等の高融点金属硅化物が用いられて
いる。
一方、バイポーラ型ＬＳＩにおいて単結晶シリコンのＰ
Ｎ接合が順方向に導通するのに必要な電圧より低い電圧
で導通するダイオードが必要となる場合が生じる。この
様なダイオードとして製法の簡便さ、及び高周波特性の
良好な金属−半導体ダイオード（以下ＳＢＤと略する。
Ｎ接合が順方向に導通するのに必要な電圧より低い電圧
で導通するダイオードが必要となる場合が生じる。この
様なダイオードとして製法の簡便さ、及び高周波特性の
良好な金属−半導体ダイオード（以下ＳＢＤと略する。
〉が広く用いられている。
ＳＢＤを構成する電極は、ＳＢＤ面積が１００μｍ２で
順方向に導通するのに必要な電圧がおよそ４００ｍＶ前
後となる白金シリサイド層が最適である。タングステン
シリサイド等の高融点金属硅化物層では、順方向電圧が
４００ｍＶより低くな、すＳＢＤ面積は小さくて済むが
半導体装置として所望の順方向電圧を得るにはＳＢＤ面
積が小さくなりすぎ製造上順方向電圧のコントロール性
の問題を生ずる。
順方向に導通するのに必要な電圧がおよそ４００ｍＶ前
後となる白金シリサイド層が最適である。タングステン
シリサイド等の高融点金属硅化物層では、順方向電圧が
４００ｍＶより低くな、すＳＢＤ面積は小さくて済むが
半導体装置として所望の順方向電圧を得るにはＳＢＤ面
積が小さくなりすぎ製造上順方向電圧のコントロール性
の問題を生ずる。
尚、順方向電圧が４００ｍＶより大きくなる場合では、
単結晶シリコンのＰＮ接合の順方向電圧およそ６００ｍ
Ｖと差がなくなりＳＢＤの必要性意味がなくなる。
単結晶シリコンのＰＮ接合の順方向電圧およそ６００ｍ
Ｖと差がなくなりＳＢＤの必要性意味がなくなる。
上述した従来の半導体装置は、各電極と例えばアルミニ
ウム等の配線層をオーム接続するためには、熱処理等に
より各電極とアルミニウム層を合金化させる必要がある
。この過程においてシリコン等を含む材質で各電極が構
成されていた場合、アルミニウム配線層にシリコンが拡
散し、再結晶化することは周知の事である。この再結晶
化によるシリコンの大きさは、１〜２μｍにも達するこ
とがある。前述した高密度・高集積化された半導体装置
に於いては、前記電極数り出し窓や下層・上層配線の接
続用開孔窓のサイズを小さくすることが望まれている。
ウム等の配線層をオーム接続するためには、熱処理等に
より各電極とアルミニウム層を合金化させる必要がある
。この過程においてシリコン等を含む材質で各電極が構
成されていた場合、アルミニウム配線層にシリコンが拡
散し、再結晶化することは周知の事である。この再結晶
化によるシリコンの大きさは、１〜２μｍにも達するこ
とがある。前述した高密度・高集積化された半導体装置
に於いては、前記電極数り出し窓や下層・上層配線の接
続用開孔窓のサイズを小さくすることが望まれている。
しがしながら上述した様に前記開孔窓等のサイズを２．
０μｍ以下とした場合には、オーム接続された電極部分
とアルミニウム配線層接触部分の接触抵抗値が増加し、
導通不良を生ずるという問題点があった。
０μｍ以下とした場合には、オーム接続された電極部分
とアルミニウム配線層接触部分の接触抵抗値が増加し、
導通不良を生ずるという問題点があった。
また、オーム接続するための熱処理等によりＳＢＤ電極
もアルミニウム等配線層と合金化反応するのでＳＢＤ順
方向電圧は経時変化し、半導体装置が機能動作しなくな
るという問題点があった。
もアルミニウム等配線層と合金化反応するのでＳＢＤ順
方向電圧は経時変化し、半導体装置が機能動作しなくな
るという問題点があった。
本発明の半導体装置は、同一半導体基板上に設けたバイ
ポーラトランジスタ素子及びＭＯＳトランジスタ素子を
有する半導体装置において、前記半導体基板に設けた拡
散領域上に設けた電極の上に設けた高融点金属層又は高
融点金属硅化物層からなるバリアメタル層と、前記バリ
アメタル層の上に設けた金属配線層とを有する。
ポーラトランジスタ素子及びＭＯＳトランジスタ素子を
有する半導体装置において、前記半導体基板に設けた拡
散領域上に設けた電極の上に設けた高融点金属層又は高
融点金属硅化物層からなるバリアメタル層と、前記バリ
アメタル層の上に設けた金属配線層とを有する。
次に、本発明について図面を参照しながら説明する。
第１図（ａ）〜（ｄ）は、本発明の第■の実施例の製造
方法を説明するための工程順に示した半導体チップの断
面図及びＡ部拡大図である。
方法を説明するための工程順に示した半導体チップの断
面図及びＡ部拡大図である。
まず、第１図（ａ＞に示すように、Ｐ型シリコン基板１
００の上にＮ＋型埋込み領域１０１とＰ＋型埋込み領域
１０２を形成し、Ｎ＋型埋込み領域１０１及びＰ＋型埋
込み領域１０２を含むＰ型シリコン基板１００の上にＮ
型エピタキシャル層１０３を成長する。次に、バイポー
ラトランジスタ（以下Ｂ ｉ ｐＴＲと記す）素子相互
及びＭＯＳトランジスタ（以下ＭＯＳ ＴＲと記す）
とを電気的に絶縁分離するためのＰ型シリコン基板１０
０に達するＰ型線縁領域１０４及びＮチャネルＭＯＳ
ＴＲを形成するためのＰ型シリコン基板１００に達す
るＰ型ウェル領域１０５をそれぞれ形成する。次に耐酸
化性膜をマスクとして選抗酸化を行いフィールド酸化膜
を形成し、素子形成領域を区画する。次に、耐酸化性膜
を除去し、素子形成領域の表面を熱酸化してゲート酸化
膜１０６を形成する。次いで、所望のＭＯＳ ＴＲの
スレシュホルト電圧を制御するためにイオン打込み法に
より基板濃度をコントロールする。次に気相成長法など
によりおよそ０．２μｍの厚さに酸化シリコン膜を形成
し、Ｂ ｉ ｐＴＲのＰ型ベース領域１０７を形成する
。次いで基板全面に多結晶シリコン層を厚さおよそ５０
ｎｍと薄く被着し、前記多結晶シリコン層に熱拡散法等
によりＮ型となる不純物を添加し、更に上層におよそ厚
さ０．２μｍのタングステンシリサイド層をスパッター
等により形成する。
００の上にＮ＋型埋込み領域１０１とＰ＋型埋込み領域
１０２を形成し、Ｎ＋型埋込み領域１０１及びＰ＋型埋
込み領域１０２を含むＰ型シリコン基板１００の上にＮ
型エピタキシャル層１０３を成長する。次に、バイポー
ラトランジスタ（以下Ｂ ｉ ｐＴＲと記す）素子相互
及びＭＯＳトランジスタ（以下ＭＯＳ ＴＲと記す）
とを電気的に絶縁分離するためのＰ型シリコン基板１０
０に達するＰ型線縁領域１０４及びＮチャネルＭＯＳ
ＴＲを形成するためのＰ型シリコン基板１００に達す
るＰ型ウェル領域１０５をそれぞれ形成する。次に耐酸
化性膜をマスクとして選抗酸化を行いフィールド酸化膜
を形成し、素子形成領域を区画する。次に、耐酸化性膜
を除去し、素子形成領域の表面を熱酸化してゲート酸化
膜１０６を形成する。次いで、所望のＭＯＳ ＴＲの
スレシュホルト電圧を制御するためにイオン打込み法に
より基板濃度をコントロールする。次に気相成長法など
によりおよそ０．２μｍの厚さに酸化シリコン膜を形成
し、Ｂ ｉ ｐＴＲのＰ型ベース領域１０７を形成する
。次いで基板全面に多結晶シリコン層を厚さおよそ５０
ｎｍと薄く被着し、前記多結晶シリコン層に熱拡散法等
によりＮ型となる不純物を添加し、更に上層におよそ厚
さ０．２μｍのタングステンシリサイド層をスパッター
等により形成する。
次に、フォトレジスト膜をマスクにタングステンシリサ
イド層と多結晶シリコン層とを選択的に順次エツチング
し、ゲート電極１０８を形成する。次いで、例えばアル
ミニウム層をマスクにイオン打込み法により砒素イオン
を打込みＮチャネルＭＯＳ ＴＲのソース・ドレイン
拡散層１、０９を形成し、また、ホウ素イオンを打込み
ＰチャネルＭＯ８ＴＲのソース・ドレイン拡散層１１０
を形戒する。尚、ホウ素イオンを打込む際ＢｉｐＴＲの
エミッタ領域部組外のベース部にも打込むことで抵抗を
小さくすることが出来る。
イド層と多結晶シリコン層とを選択的に順次エツチング
し、ゲート電極１０８を形成する。次いで、例えばアル
ミニウム層をマスクにイオン打込み法により砒素イオン
を打込みＮチャネルＭＯＳ ＴＲのソース・ドレイン
拡散層１、０９を形成し、また、ホウ素イオンを打込み
ＰチャネルＭＯ８ＴＲのソース・ドレイン拡散層１１０
を形戒する。尚、ホウ素イオンを打込む際ＢｉｐＴＲの
エミッタ領域部組外のベース部にも打込むことで抵抗を
小さくすることが出来る。
次に、第１図（ｂ）に示すように、気相成長法などによ
り全面におよそ０．２μｍの厚さの酸化シリコン膜１１
１を形成し、前記ＭＯ３ＴＲのゲート電極とＢ ｉ ｐ
ＴＲの電極を絶縁する。次にＢｉｐＴＲのエミッタ領域
１１２を形成するため酸化シリコン膜１１１を選択的に
エツチングして開孔部を設ける。次に、開孔部を含む表
面に多結晶シリコン層を０．２５μｍの厚さに堆積し、
多結晶シリコン層にイオン注入法等によりＮ型となる不
純物を添加し、多結晶シリコン層より不純物をベース領
域１０７の表面に拡散してＢｉｐＴＲのエミッタ領域１
１２を形成する。次に、多結晶シリコン層を選択的にエ
ツチングしてＢ ｉ ｐＴＲのエミッタ電極１１３を形
成する。尚、この際必要に応じてＢｉｐＴＲのエミッタ
領域１１２・エミッタ電極１１３を形成する要領でＮ＋
型のコレクタ領域及びコレクタ電極も形成出来る。
り全面におよそ０．２μｍの厚さの酸化シリコン膜１１
１を形成し、前記ＭＯ３ＴＲのゲート電極とＢ ｉ ｐ
ＴＲの電極を絶縁する。次にＢｉｐＴＲのエミッタ領域
１１２を形成するため酸化シリコン膜１１１を選択的に
エツチングして開孔部を設ける。次に、開孔部を含む表
面に多結晶シリコン層を０．２５μｍの厚さに堆積し、
多結晶シリコン層にイオン注入法等によりＮ型となる不
純物を添加し、多結晶シリコン層より不純物をベース領
域１０７の表面に拡散してＢｉｐＴＲのエミッタ領域１
１２を形成する。次に、多結晶シリコン層を選択的にエ
ツチングしてＢ ｉ ｐＴＲのエミッタ電極１１３を形
成する。尚、この際必要に応じてＢｉｐＴＲのエミッタ
領域１１２・エミッタ電極１１３を形成する要領でＮ＋
型のコレクタ領域及びコレクタ電極も形成出来る。
次に、第１図（ｃ）、（ｄ）に示すように、不純物リン
を含んだ酸化シリコン膜１１４を被着し、素子相互を接
続するための開孔窓及びＳＢＤを形戒するための開孔窓
を酸化シリコン膜１１４に形成する。次に、全面に蒸着
法等で白金膜を堆積し、６００℃でシンターすることに
よりタングステンシリサイドゲート電極取り出し意思外
の開口窓部分に白金シリサイド層１１６が形成される。
を含んだ酸化シリコン膜１１４を被着し、素子相互を接
続するための開孔窓及びＳＢＤを形戒するための開孔窓
を酸化シリコン膜１１４に形成する。次に、全面に蒸着
法等で白金膜を堆積し、６００℃でシンターすることに
よりタングステンシリサイドゲート電極取り出し意思外
の開口窓部分に白金シリサイド層１１６が形成される。
次に、未反応の白金膜を王水にてエツチングし除去する
。次に、蒸着法等で数パーセントのチタンを含んだタン
グステン層１１７を堆積し、過酸化水素と水酸化アンモ
ニウム混合水溶液にて選択的にエツチングし開口窓の白
金シリサイド層１１６上のバリアメタル層を形成する。
。次に、蒸着法等で数パーセントのチタンを含んだタン
グステン層１１７を堆積し、過酸化水素と水酸化アンモ
ニウム混合水溶液にて選択的にエツチングし開口窓の白
金シリサイド層１１６上のバリアメタル層を形成する。
次に、蒸着法等でアルミニウム膜を堆積して選択的にエ
ツチングし、素子相互を接続するアルミニウム配線層１
１５を形成する。次に、各電極とアルミニウム配線層１
１５をオーム接続させるため、例えば４００°Ｃ２０分
程度の熱処理を施し、ＢｉＣＭＯ８半導体装置を完成さ
せる。
ツチングし、素子相互を接続するアルミニウム配線層１
１５を形成する。次に、各電極とアルミニウム配線層１
１５をオーム接続させるため、例えば４００°Ｃ２０分
程度の熱処理を施し、ＢｉＣＭＯ８半導体装置を完成さ
せる。
尚、必要に応じて更に上層配線も形成出来る。
第２図（ａ）、（ｂ）は、本発明の第２の実施例の半導
体チップの断面図及びＢ部拡大図である。
体チップの断面図及びＢ部拡大図である。
第２図（ａ）、（ｂ）に示すように、各トランジスタ領
域を形成し、開口窓部分に白金シリサイド層１１６を形
成するまでは、第１図（ａ）〜（ｃ）で説明した第１の
実施例と同じ工程で形成する。次に、タングステンシリ
サイド層１１８をスパッター法により堆積し、タングス
テンシリサイド層１１８の上に蒸着法等でアルミニウム
層２１５を堆積し、アルミニウム層２１５及びタングス
テンシリサイド層２１８を選択的に順次エツチングして
素子相互を接続する配線層を形成する。次に各電極と前
記配線層をオーム接続させるため、４００℃２０分程度
の熱処理を施し、ＢｉＣＭＯ８半導体装置を完成させる
。
域を形成し、開口窓部分に白金シリサイド層１１６を形
成するまでは、第１図（ａ）〜（ｃ）で説明した第１の
実施例と同じ工程で形成する。次に、タングステンシリ
サイド層１１８をスパッター法により堆積し、タングス
テンシリサイド層１１８の上に蒸着法等でアルミニウム
層２１５を堆積し、アルミニウム層２１５及びタングス
テンシリサイド層２１８を選択的に順次エツチングして
素子相互を接続する配線層を形成する。次に各電極と前
記配線層をオーム接続させるため、４００℃２０分程度
の熱処理を施し、ＢｉＣＭＯ８半導体装置を完成させる
。
以上説明したように本発明は、半導体基板に設けたバイ
ポーラトランジスタ素子及びＭＯＳトランジスタ素子の
拡散領域上に設けた電極と金属配線との間に高融点金属
層又は高融点金属硅化物層からなるバリアメタル層を設
けることにより、電極と金属配線との接触不良を防止し
て半導体装置の信頼性を向上させるという効果を有する
。
ポーラトランジスタ素子及びＭＯＳトランジスタ素子の
拡散領域上に設けた電極と金属配線との間に高融点金属
層又は高融点金属硅化物層からなるバリアメタル層を設
けることにより、電極と金属配線との接触不良を防止し
て半導体装置の信頼性を向上させるという効果を有する
。
第１図（ａ）〜（ｄ）は本発明の第１の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図及びＡ部拡大図、第２図（ａ＞、（ｂ）は本発明の第
２の実施例の半導体チップの断面図及びＢ部拡大図であ
る。 １００・・・Ｐ型シリコン基板、１０１・・・Ｎ＋型型
埋界領域、１０２・・・Ｐ＋型埋込み領域、１０３・・
・Ｎ型エピタキシャル層、１０４・・・Ｐ型線縁領域、
１０５・・・Ｐ型ウェル領域、１０６・・・ゲート酸化
膜、１０７・・・Ｐ型ベース領域、１０８・・・ゲート
電極、１０９・・・Ｎ型拡散領域、１１０・・・Ｐ型拡
散領１０ 域、１１１，１１４・・・酸化シリコン膜、１１２・・
・エミッタ領域、１１３・・・エミッタ電極、１１５・
・・アルミニウム配線層、１１６・・・白金シリサイド
層、１１７・・・タングステン層、１１８・・・タング
ステンシリサイド層。
法を説明するための工程順に示した半導体チップの断面
図及びＡ部拡大図、第２図（ａ＞、（ｂ）は本発明の第
２の実施例の半導体チップの断面図及びＢ部拡大図であ
る。 １００・・・Ｐ型シリコン基板、１０１・・・Ｎ＋型型
埋界領域、１０２・・・Ｐ＋型埋込み領域、１０３・・
・Ｎ型エピタキシャル層、１０４・・・Ｐ型線縁領域、
１０５・・・Ｐ型ウェル領域、１０６・・・ゲート酸化
膜、１０７・・・Ｐ型ベース領域、１０８・・・ゲート
電極、１０９・・・Ｎ型拡散領域、１１０・・・Ｐ型拡
散領１０ 域、１１１，１１４・・・酸化シリコン膜、１１２・・
・エミッタ領域、１１３・・・エミッタ電極、１１５・
・・アルミニウム配線層、１１６・・・白金シリサイド
層、１１７・・・タングステン層、１１８・・・タング
ステンシリサイド層。
Claims (1)
- 同一半導体基板上に設けたバイポーラトランジスタ素子
及びＭＯＳトランジスタ素子を有する半導体装置におい
て、前記半導体基板に設けた拡散領域上に設けた電極の
上に設けた高融点金属層又は高融点金属硅化物層からな
るバリアメタル層と、前記バリアメタル層の上に設けた
金属配線層とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1684790A JPH03220772A (ja) | 1990-01-25 | 1990-01-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1684790A JPH03220772A (ja) | 1990-01-25 | 1990-01-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03220772A true JPH03220772A (ja) | 1991-09-27 |
Family
ID=11927604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1684790A Pending JPH03220772A (ja) | 1990-01-25 | 1990-01-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03220772A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903054A (en) * | 1993-12-23 | 1999-05-11 | Stmicroelectronics, Inc. | Integrated circuit with improved pre-metal planarization |
-
1990
- 1990-01-25 JP JP1684790A patent/JPH03220772A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903054A (en) * | 1993-12-23 | 1999-05-11 | Stmicroelectronics, Inc. | Integrated circuit with improved pre-metal planarization |
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