JPS63308948A

JPS63308948A - 半導体装置

Info

Publication number: JPS63308948A
Application number: JP62146598A
Authority: JP
Inventors: Norio Kususe; 楠瀬　典男
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-06-11
Filing date: 1987-06-11
Publication date: 1988-12-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分Ｊｆ　〕本発明は半導体装置に係り、特にバイポーラ素子とＣＭ
ＯＳ素子とを同一半導体基板に形成するいわゆるＢ　ｉ
　−ＭＯＳ　、　Ｌ３１−ＣＦ’ｖｉＯ８半導体装置に
関する。

〔従来の技術〕

従来のＢｉ−ＣＭＯＳ半導体装置を、第３図囚乃至（ｑ
を参照しながら説明する。

まず第３図（Ａ）において、Ｐ型基板３０にＮ　埋＋込み領域３１とＰ　埋込み領域３２をＪ構成し、次いで
同基板３０上にＮ型エピタキシャル層３３を成長する。

次にバイポーラ・トランジスタ（以１、）３ｉｐＴＲと
省略）素子相互及びＭＯＳ　トランジスタ（以下、　Ｍ
ＯＳ　　Ｔ）（、と省略）とを電気的に絶縁分離するた
めに前記Ｐ型基板３０に達する。絶縁領域３４．Ｎｃｈ
ＭＯ８ｌ−ランジスタを形成するだめに前記Ｐ型基板３
０に達するＰ型ウェル領域３５を形成する。次に、酸化
）模２４の外に形成した耐酸化性膜２３をマスクに選択
酸化全行う事で各トランジスタ領域を形成する。

次に第３図（８において、前記耐酸化’ｎ、、１４！Ａ
を除去し、所望のゲート池化膜３６を形成する。次いで
、必要に応じてＭＯＳトランジス７（Ｔ↓ｔ）のスレシ
ーホルト電圧ｋ　ｔｉｉ制御するために、イオン打込み
法により、基板濃度をコントロールす、ｂ０又、］３１
ｐＴＲのＰ型ベース領域３７を形成する。次に、Ｂｉｐ
Ｔ恥エミッタ領域３８を形成するため前記酸化膜３６を
フォトレジストをマスクに選択エツチングする。次いで
基板全面に多結晶シリコンを被着し、前記多結晶シリコ
ンに熱拡散法等によりＮ型となる不純物を添加すること
で、前記Ｂ　ｉ　ｐＴＲのエミッタ領域３８を形成する
。この際、同時にＭ　ＯＳ　　’ｌ”　Ｈのゲート電極
４０部の抵抗を小さくする。次に、フォトレジストをマ
スクに前記多結晶シリコンを選択エツチングすることで
ゲート電極４ｏ及びＢｉｐ’ｌ’Ｒのエミッタ電極４１
を形成する。

尚、この際必要に応じてＢｉｐＴｌ（、のエミッタ領域
３８・エミッタ電極４１を形成する要領でコレツ＋りへ　領域・コレクタ電極を形成出来る。

次に第３図（Ｃ１に示すように、次に例えばアルミニウ
ムを、マスクにイオン打込み法により、不純物砒素を打
込みＮｃｈトランジスタ（ＴＲ）のソース・ドレイン拡
散層４２が、又不純物ボロンを打込ミＪ、’　ｃ　ｈ　
トランジスタ（’ｌ’Ｒ）のソース・ドレイン拡散層４
３が、形成出来る。不純物ボロンを打込む際、ＢＩｐ’
ｌ’Ｒのエミッタ領域部以外のベース部に打込むことで
抵抗を小さくすることが出来る。次に不純物リンを含ん
だシリコン酸化膜４４を被着し、素子相互を接続するた
めの開孔窓をこのシリコン酸化膜４４に形成する。次い
で、蒸着法等でシリコンを含んだアルミニウムを被着し
、素子相互を接続する配線層４５を形成する。

次に、各電極と前記配線層４５をオーム接続させるため
、例えば４５０”Ｃ，２０分程度の熱処理を施し、Ｂｉ
−ＣＭＯ８半導体装置を完成させる。

尚、必要に応じて更に上層配線も形成出来る。

〔発明が解決しようとする問題点〕

前述した従来のＢ　ｉ　−ＣＭＯＳ半導体装置に於いて
、ＢｉｐＴＲのエミッタ電極３８とＭＯＳ　　ＴＲのケ
ート電極４０とは、同−被着脱である多結晶シリコンで
構成される。且つＢｉｐＴＲのエミッタ領域３８は、前
記多結晶シリコンにＮ型となる不純物を添加し形成され
ると同時に、ＭＯＳ　　ＴＲのゲート電極４０の抵抗値
をも小さくする効果を持たせである。従って、ＢｉｐＴ
ＲとＭＯＳ　　ＴＲの特性は、同一工程で造り込まれる
ことになるので前記多結晶シリコンに添加されるＮ型と
なる不純物あるいは拡散条件に大きく依存する。例えば
、不純物がリンで熱拡散９５０″Ｃ２２０分行う場合、
Ｍ０８Ｔ凡のゲート１！極４０の抵抗値１０Ω／口程度
と小さくなるが、ＢｉｐＴＲのベース・エミッタ接合は
、０５程度にもなるため、コレクタ・ベース接合を０．
７μｍ乃至０８μｍ程度に深くせざるを得す、Ｂｉｐ’
ｌ”几の高周波特性が悪いものしか作る事が出来ない。

一方、熱拡散温度８５０”Ｃ乃至９００”Ｃと低温にし
た場合、ある程度の高周波特性を改善出来るが、多結晶
シリコンの層抵抗は、５０〜８０Ω／口と高くなってし
まい結局前述とは逆にＭＯ８ＴＲ特性を悪くする。

即ち、ＢｉｐＴＲとＭＯＳ　　ＴＲ共に高性能化出来な
いと言う欠点を持っていた、又、シリコン基板あるいは
多結晶シリコンと配線層のアルミニウムをオーム接続す
るためには、熱処理等によりシリコン基板とアルミニウ
ムを合金化させる必要がある。この過程においてアルミ
ニウム配線層にシリコンが拡散し、再結晶化することは
周知の事である。この再結晶化によるシリコンの大きさ
は、１μｍ乃至２μｍにも達することがあり、特にＮ型
化されたシリコン／多結晶シリコン部分で顕著である。

近年、高密度・高集積化される半導体装置に於いては、
前記電極数り出し窓や下層・上層配線の接続用開孔窓の
サイズを小さくすることが望壕れている。しかしながら
前述した様に、前記開孔窓等のサイズを２０μｍ以下と
した場合には、オーム接続された電極部分とアルミニウ
ム配線層接触部分の接触抵抗値が増加し、ついＫは導通
不良を起こす欠点をもっていた。本発明の目的は、Ｂｉ
ｐＴＲ，とＭＯＳ　　ＴＲ，との有する各々の特性を犠
牲にすることなく、且つ高密度・高集積な半導体装置を
得るととＫある。

〔問題点を解決するための手段〕

本発明の構成は、半導体基板にバイポーラ・トランジス
タ素子と０ＭＯ８素子とが形成された半導体装置におい
て、前記トランジスタ素子のコレフタ・ベース・エミッ
タの各電極と前記０ＭＯ８素子のソース・ドレイン電極
とが同様な材質・膜厚の多結晶シリコンで構成されてい
ることを特徴とする。

〔実施例〕

次に本発明について図面を参照しながら詳細に説明する
。

第１区間乃至第１図（Ｃ）は本発明の第１の実施例の半
導体装置を工程順に示す断面図である。各トランジスタ
領域を形成する工程までは、従来例の第３区間と同じで
あシ省略する。

第１図（５）において、前記耐酸化性膜を除去し、所望
のゲート酸化膜６を形成する。次いで、必要に応じてＭ
ＯＳ　　ＴＲのスレシーホルト電圧ヲ制御するためにイ
オン打込み法により基板濃度をコントロールする。又、
Ｂｉｐ’ｌ’ＲのＰ型ベース領域７を形成する。次いで
ＭＯＳ　　ＴＲのゲート電極となる多結晶シリコンを例
えｆ”！’４０００Ａの膜厚に被着し、この多結晶シリ
コンに熱拡散法等によシ９５０”Ｃ，２０分間不不純物
ンを添加し、ＭＯＳ　　ＴＲのゲート電極１ｏ部の抵抗
を小さくする。次にフォトレジストをマスクに前記多結
晶シリコンを選択エツチングしてゲート電極１ｏを形成
する。次にアルミニウムをマスクに不純物砒素をイオン
打込み法によりｒ］込みＮｃｈＴＲのソース・ドレイン
拡散領域１２を形成し、次いでアルミニウムをマスクに
不純物ボロンをイオン打込み法により打込み、ＰｃｈＴ
Ｒのソース・ドレイン拡散領域１３を形成する。不純物
ボロンを打込む際、ＢｉｐＴＲのエミッタ領域部以外の
ベース領域の一部にもボロンをイオン打込むことでベー
ス抵抗を小さくすることが出来る。

次に、第１図（坊において、次に基板全面に絶縁物例え
ば気相成長法等でシリコン酸化膜１４を被着し、Ｂｉｐ
ＴＲのコレクタ・ベース・エミッタ電極及びＭＯＳ　　
ＴＲのソース・ドレイン電極となる窓を該シリコン酸化
）模１４に開孔する。次いで厚さ１００ＯＡの多結晶シ
リコンを被着し、所望のパターンに選択エツチングし、
次にアルミニウムをマスクに不純物砒素金イオン打込み
法により打込みＢｉｐＴＲのコレクタ１５・エミッタ１
１電極及びＮｃｈＴＲのソース・ドレイン電極１８部分
の多結晶シリコンに添加し、アニールによりＢｉｐ’ｌ
’Ｒのエミッタ領域８と各Ｎ＋領領域形成する。次いで
、アルミニウムをマスクに不純物ボロンをイオン打込み
法により、Ｂｉｐ’ｌ’Ｒのベース電極１６及びＰｃｈ
’１．’Ｒのソース・ドレイン電極１８部分に添加し多
結晶シリコンの抵抗を小さくする。

次に第１図ｆｃｌに示すように、次に不純物リンを含ん
だシリコン酸化膜１９を被着し、素子相互を接続するた
めの開孔窓を該シリコン酸化膜１９に形成する。次いで
蒸着法等でアルミニウムを被着し、素子相互を接続する
配線層２０を形成する。

次に各電極と前記配線層２０をオーム接続させるため、
例えば４５０”０２０分程鹿の熱処理を施し、Ｂｉ−Ｃ
ＭＯ８半導体装置を完成させる。尚、必要に応じて更に
上層配線も形成出来る。

第２図は本発明の第２の実施例の半導体装置を示す断面
図である。本第２の実施例に於いて、６１Ｊ述した本発
明の第１の実施例の第１１ｋｌ（Ｅに至る工程は、同様
であり省略する。

第２図において、次に不純物リンを含んだシリコン酸化
１１１２１９を被着し、素子相互を接続するだめの開孔
窓をこのシリコン酸化膜１９に形成する。

次いで基板全体におよそ３００Ａ程度の薄い白金を蒸着
法等により被着し、６００″Ｃ，２０分間の熱処理全行
い前記開孔窓部分のみに白金シリサイド２１を形成する
。尚、未反応の白金は７０″Ｃ乃至８゜Ｃの王水水溶液
中に浸すことで除去出来る。次いで、蒸着法等でアルミ
ニウムを被着し、素子相互を接続する配線層２７を形成
する。次に　４５０”Ｃ２０分程度の熱処理を行い、各
電極と配線層２７をオーム接続させる。この熱処理によ
り熱的に安定な白金アルミ合金物が形成される。史に上
層の配線層等（図示せず）を形成して、Ｂｉ　−ＣＭＯ
８半導体装＠を完成させる。尚、前記第２の実がζ例に
於いて、白金シリサイドで説明をしたが、素子粗伜取り
出し開孔窓部分のみに、チタン／タングステン／モリブ
テン等の所謂高融点金属あるいはこｔらの高融点金属シ
リッ′イドを選択成長さゼるか、又は、チタン／窒化チ
タンで代用出来る。

以上、第】、第２の実施例で示したように、本発明は次
のような特徴を有する。

ｆｉｌ　　Ｂ　ｉ　ｐＴ］ｔのコレクタ・ベース・エミ
ッタ電極とＭＯＳ　　ＴＲのソース・ドレイン電極とが
同様な材質・膜厚の多結晶シリコンで構成されている。

（２１（１）において、０ＭＯ８素子のゲート電極とバ
イポーラトランジスタのコレクタ・ベース・エミ２ツタ
の各電極の材質が同様な多結晶シリコンであり、且つバ
イポーラトランジスタの各電極の多結晶シリコンの膜〃
は、少なくとも０ＭＯ８素子のゲート電極の多結晶シリ
コン膜厚よりも薄い。

ｔ３＋　　ｔｌ）又は（２）において素子電極の、少な
くとも一部又は全部が、多結晶シリコンと高融点金属も
しくは高融点金属化合物で構成されている。

（４）　　前記（３）の半導体基板に金属−半導体ダイ
オードが形成さ′ｔｔ、この金属−半導体ダイオードを
構成する材質が、前記各電極の材質の一部を構成する高
融点金属もしくは高融点金属化合物と同一である。

〔発明の効果〕

以上説明した二うに、本発明によれば、特にＢｉｐＴＲ
とＭＯＳ　　ＴＩ（、との特性を決定する工程を分離し
た場合Ｂ　ｉ　ｐ　ｉ”Ｂ、とＭＯＳ　　ｉ’Ｈ，各々
の特性が犠牲にならないので、ＢｉｐＴＲとＭＯＳ　　
’ＪゝＲ個々の特性を生か１７た高密度・高速度・低消
費電力を有するＢｉ−ＣＭＯ８半導体装置を作ることが
可能となυ、また特に素子電極と配線層の接続部分が、
熱的に安定な合金層となっている場合、素子電極取り出
し窓の大きさは、容易に２．０μｍ以下とすることが出
来るという効果がある。

【図面の簡単な説明】

第１囚人乃至第１図（Ｃ１は本発明の第１の実施例の半
導体装置を工程１１０に示す断面図、第２図は本発明の
第２の実施例の半導体装置を示す断面図、第３区間乃至
第３図（Ｃ１は従来の半導体装置を工程順に示す断面図
である。３０・・・半導体基板、１・・・Ｎ　埋込み領域、２゜
３２・・・Ｐ　埋込み領域、３．３３・・・Ｎ型エピタ
キシャル層、４，３４・・・Ｐ型絶縁領域、５．３５・
・・Ｐ型ウェル領域、６，３６・・ゲート酸化膜、７゜
３７・・・Ｐ型ベース領域、８．３８・・・エミッタ領
域、１０．４０・・・ゲート電極、１１．４１・・・エ
ミッタ電極、１２．４２・・・Ｎ型拡散領域、１３．４
３・・・Ｐ型拡散領域、］、　４　、１９　、４４・・
・シリコン酸化Ｊ、１５・・・コレクタ電極、１６・・
・ベース電極、１７・・・Ｎｃｈソース・ドレイン電極
、　　１８・・・Ｐｃｈソース・ドレイン電極、２０．
４５・・・アルミニウム配線、２１・・・白金シリサイ
ド、２３・・・耐酸化性膜、２４・・・隙化膜。皿　　−２代理人　弁理士　　内　原　　　ｒ、ｊ、。々　　　　　　　　　　　　　　　宇 −鄭

Claims

【特許請求の範囲】

半導体基板にバイポーラ・トランジスタ素子とＣＭＯＳ
素子とが形成された半導体装置に於いて、バイポーラ・
トランジスタ素子のコレクタ・ベース・エミッタの各電
極とＣＭＯＳ素子のソース・ドレイン電極とが同様な材
質・膜厚の多結晶シリコンで構成されていることを特徴
とする半導体装置。