JPH0322090B2 - - Google Patents
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- Publication number
- JPH0322090B2 JPH0322090B2 JP27009186A JP27009186A JPH0322090B2 JP H0322090 B2 JPH0322090 B2 JP H0322090B2 JP 27009186 A JP27009186 A JP 27009186A JP 27009186 A JP27009186 A JP 27009186A JP H0322090 B2 JPH0322090 B2 JP H0322090B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- timing
- constant value
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
〔概要〕
本発明は入力信号に対して所定時間遅延された
信号を得る信号処理回路において、 超音波遅延線或いはシフトレジスタを用いて構
成されているために大規模になつてしまう従来回
路の問題点を解決するため、 遅延量と、この遅延量を有する時における入力
信号の周期に対応するタイミングをもつタイミン
グ信号とから一定値を発生する一定値発生回路
と、 入力信号と一定値との加減算を行なう加減算回
路と、加減算回路の出力振幅を一定周期で補正し
て入力信号に対する遅延信号を得る回路とを設け
たことにより、 従来回路のような大規模な構成を必要としない
で遅延信号を得るようにしたものである。
信号を得る信号処理回路において、 超音波遅延線或いはシフトレジスタを用いて構
成されているために大規模になつてしまう従来回
路の問題点を解決するため、 遅延量と、この遅延量を有する時における入力
信号の周期に対応するタイミングをもつタイミン
グ信号とから一定値を発生する一定値発生回路
と、 入力信号と一定値との加減算を行なう加減算回
路と、加減算回路の出力振幅を一定周期で補正し
て入力信号に対する遅延信号を得る回路とを設け
たことにより、 従来回路のような大規模な構成を必要としない
で遅延信号を得るようにしたものである。
本発明は信号処理回路、特に、入力信号に対し
て所定時間遅延された信号を得る信号処理回路に
関するもので、デジタルフイルタ及びアナログフ
イルタ等の回路の一部分に適用される。
て所定時間遅延された信号を得る信号処理回路に
関するもので、デジタルフイルタ及びアナログフ
イルタ等の回路の一部分に適用される。
遅延信号を得る従来回路としては、例えば超音
波遅延線等を用いたアナログ系信号処理回路、フ
リツプフロツプによりシフトレジスタ等を用いた
デジタル系信号処理回路が知られている。
波遅延線等を用いたアナログ系信号処理回路、フ
リツプフロツプによりシフトレジスタ等を用いた
デジタル系信号処理回路が知られている。
上記超音波遅延線を用いた従来回路は形状が大
きく、コンパクトに構成し得ない問題点があつ
た。
きく、コンパクトに構成し得ない問題点があつ
た。
一方、上記シフトレジスタを用いた従来回路で
は、第５図に示す如く、入力信号Viに対して例
えば遅延量（t3−t0）の信号V03を得るにはフリ
ツプフロツプを３段、同様にして、入力信号Vi
に対して例えば遅延量（t5−t0）の信号V05を得
るにはフリツプフロツプを５段夫々用いる必要が
あり、回路規模が大きくなり、このものもコンパ
クトに構成し得ない問題点があつた。
は、第５図に示す如く、入力信号Viに対して例
えば遅延量（t3−t0）の信号V03を得るにはフリ
ツプフロツプを３段、同様にして、入力信号Vi
に対して例えば遅延量（t5−t0）の信号V05を得
るにはフリツプフロツプを５段夫々用いる必要が
あり、回路規模が大きくなり、このものもコンパ
クトに構成し得ない問題点があつた。
第１図は本発明回路の原理ブロツク図を示す。
同図中、４は遅延量diと、この遅延量diを有する
時における入力信号の周期に対応するタイミング
をもつタイミング信号SC（）とから一定値αiを
発生する一定値発生回路、２は入力信号Vi（ｔ）
の1/2周期毎に、タイミング信号のタイミングに
応じた期間入力信号Vi（ｔ）から一定値αiを減算
及び入力信号Vi（ｔ）に一定値αiを加算する加減
算回路、６は加減算回路２の出力を、入力信号
Vi（ｔ）の1/2周期毎に遅延量diに応じた期間振
幅補正して入力信号Vi（ｔ）の振幅と対応した振
幅の出力信号V0（ｔ）を得る振幅補正回路であ
る。
同図中、４は遅延量diと、この遅延量diを有する
時における入力信号の周期に対応するタイミング
をもつタイミング信号SC（）とから一定値αiを
発生する一定値発生回路、２は入力信号Vi（ｔ）
の1/2周期毎に、タイミング信号のタイミングに
応じた期間入力信号Vi（ｔ）から一定値αiを減算
及び入力信号Vi（ｔ）に一定値αiを加算する加減
算回路、６は加減算回路２の出力を、入力信号
Vi（ｔ）の1/2周期毎に遅延量diに応じた期間振
幅補正して入力信号Vi（ｔ）の振幅と対応した振
幅の出力信号V0（ｔ）を得る振幅補正回路であ
る。
入力信号Vi（ｔ）に一定値αiを1/2周期毎に加
減算し、かつ、これを1/2周期毎に振幅補正する
ことにより、所定遅延量di遅延された信号V0
（ｔ）を得る。
減算し、かつ、これを1/2周期毎に振幅補正する
ことにより、所定遅延量di遅延された信号V0
（ｔ）を得る。
第２図は本発明回路の一実施例の回路図を示
す。以下、扱う信号は例えばデジタル信号とする
が、デジタル信号のままでは波形が分りにくいの
でアナログ信号波形を用いて説明する。同図にお
いて、端子１に入来した例えば三角波状入力信号
Ｑ０〜Ｑ７（第３図Ａの実線）は加減算回路２に
供給される一方、端子３に入来したタイミング信
号SC（Ｑ）（第３図Ｃ）と逆極性の加減算タイミ
ング信号SC（）は加減算回路２及び一定値発生
回路４に供給される。
す。以下、扱う信号は例えばデジタル信号とする
が、デジタル信号のままでは波形が分りにくいの
でアナログ信号波形を用いて説明する。同図にお
いて、端子１に入来した例えば三角波状入力信号
Ｑ０〜Ｑ７（第３図Ａの実線）は加減算回路２に
供給される一方、端子３に入来したタイミング信
号SC（Ｑ）（第３図Ｃ）と逆極性の加減算タイミ
ング信号SC（）は加減算回路２及び一定値発生
回路４に供給される。
タイミング信号SC（）は所望の遅延量に応じ
たタイミングを有し、一定値発生回路４に供給さ
れてここで後述の一定値αiが得られる。一定値αi
は加減算回路２に供給される。加減算回路２にお
いて、入力信号Ｑ０〜Ｑ７、一定値αiはタイミン
グ信号SC（）のタイミングに応じて加減算さ
れ、第３図Ｂの実線に示す信号Ｓ０〜Ｓ７が取出
される。即ち、タイミング信号SC（）（第３図
ＣのＬレベル期間減算が行なわれる一方、そのＨ
レベル期間加算が行なわれる。信号Ｓ０〜Ｓ７は
入力信号Ｑ０〜Ｑ７の最大値点及び最小値点から
遅延時間に応じた期間波形が歪む信号であり、そ
の値は、求める信号SS０〜SS７（後述）に対す
る歪の大きさを示す歪値をｘとした場合、（０＋
ｘ）及び｛（最大値Ｍ）−ｘ｝である。
たタイミングを有し、一定値発生回路４に供給さ
れてここで後述の一定値αiが得られる。一定値αi
は加減算回路２に供給される。加減算回路２にお
いて、入力信号Ｑ０〜Ｑ７、一定値αiはタイミン
グ信号SC（）のタイミングに応じて加減算さ
れ、第３図Ｂの実線に示す信号Ｓ０〜Ｓ７が取出
される。即ち、タイミング信号SC（）（第３図
ＣのＬレベル期間減算が行なわれる一方、そのＨ
レベル期間加算が行なわれる。信号Ｓ０〜Ｓ７は
入力信号Ｑ０〜Ｑ７の最大値点及び最小値点から
遅延時間に応じた期間波形が歪む信号であり、そ
の値は、求める信号SS０〜SS７（後述）に対す
る歪の大きさを示す歪値をｘとした場合、（０＋
ｘ）及び｛（最大値Ｍ）−ｘ｝である。
加減算回路２から取出されたタイミング信号
SC１（同図Ｄ）は前記所望の遅延量に応じたタ
イミングを有し、端子３に入来したタイミング信
号SC（Ｑ）（同図Ｃ）と共にタイミング信号発生
回路５に供給され、タイミング信号SC２（同図
Ｅ）とされる。
SC１（同図Ｄ）は前記所望の遅延量に応じたタ
イミングを有し、端子３に入来したタイミング信
号SC（Ｑ）（同図Ｃ）と共にタイミング信号発生
回路５に供給され、タイミング信号SC２（同図
Ｅ）とされる。
加減算回路２から取出された信号Ｓ０〜Ｓ７
（同図Ｂ）、タイミング信号発生回路５から取出さ
れたタイミング信号SC２（同図Ｅ）は振幅補正
回路６に供給され、タイミング信号SC２のタイ
ミングに従つて信号S0〜S7が種々加減算される。
即ち、信号S0〜S7はタイミング信号SC２のＬレ
ベル期間においてそのまま取出される一方、Ｈレ
ベル期間t1において｛（最大値Ｍ）−（歪値ｘ）｝の
値（同図Ｂ中破線）とされ、又、次のＨレベル期
間t2において（０＋ｘ）の値（同図Ｂ中破線）と
され、これが繰返される。
（同図Ｂ）、タイミング信号発生回路５から取出さ
れたタイミング信号SC２（同図Ｅ）は振幅補正
回路６に供給され、タイミング信号SC２のタイ
ミングに従つて信号S0〜S7が種々加減算される。
即ち、信号S0〜S7はタイミング信号SC２のＬレ
ベル期間においてそのまま取出される一方、Ｈレ
ベル期間t1において｛（最大値Ｍ）−（歪値ｘ）｝の
値（同図Ｂ中破線）とされ、又、次のＨレベル期
間t2において（０＋ｘ）の値（同図Ｂ中破線）と
され、これが繰返される。
このように、信号S0〜S7（同図Ｂ中実線）は振
幅補正回路６においてその最大値点及び最小値点
から所定期間t1，t2の波形を破線に示す如く補正
され、信号SS０〜SS７として取出される。
幅補正回路６においてその最大値点及び最小値点
から所定期間t1，t2の波形を破線に示す如く補正
され、信号SS０〜SS７として取出される。
信号SS０〜SS７は振幅調整回路７に供給され、
調整信号発生回路８からの信号OF（同図Ｆ）及び
信号UF（同図Ｇ）のタイミングにより最大値及び
最小値の各振幅を調整され、端子９より遅延信号
DQ０〜DQ７（同図Ａの破線）として取出され
る。信号OF，UFは調整信号発生回路８におい
て、加減算回路２から取出されるタイミング信号
SC１（同図Ｄ）のタイミングに対応して作られ
る。
調整信号発生回路８からの信号OF（同図Ｆ）及び
信号UF（同図Ｇ）のタイミングにより最大値及び
最小値の各振幅を調整され、端子９より遅延信号
DQ０〜DQ７（同図Ａの破線）として取出され
る。信号OF，UFは調整信号発生回路８におい
て、加減算回路２から取出されるタイミング信号
SC１（同図Ｄ）のタイミングに対応して作られ
る。
このように、入力信号Ｑ０〜Ｑ７（同図Ａの実
線）は一定値αiを加減算され、かつ、1/2周期毎
に遅延量diに応じた期間振幅を補正されることに
より、所定量遅延された信号DQ０〜DQ７（同
図Ｂの破線）として取出される。つまり、超音波
遅延線やシフトレジスタ等の大規模な回路を用い
ないでも、入力信号Ｑ０〜Ｑ７に一定値αiを所定
周期を以て加減算し、その後波形補正するだけで
遅延信号DQ０〜DQ７を得ることができる。
線）は一定値αiを加減算され、かつ、1/2周期毎
に遅延量diに応じた期間振幅を補正されることに
より、所定量遅延された信号DQ０〜DQ７（同
図Ｂの破線）として取出される。つまり、超音波
遅延線やシフトレジスタ等の大規模な回路を用い
ないでも、入力信号Ｑ０〜Ｑ７に一定値αiを所定
周期を以て加減算し、その後波形補正するだけで
遅延信号DQ０〜DQ７を得ることができる。
ここで、入力信号と遅延量及び周期との関係に
ついて考えてみる。第４図Ｄに示すサンプリング
タイミング（第２図中、調整信号発生回路８のク
ロツクCKと同一のもの）による例えば第４図Ａ
〜Ｃの実線に示す入力信号波形について、その
夫々の遅延後の波形を考える。例えば第４図Ａに
おいて、入力信号をVi（ｔ）、その波高値をv1、
遅延時間をd1，周期をT1，遅延後の信号をVd1
（ｔ−di）とすると、 Vd1（ｔ−di） ＝Vi（ｔ）−｛±vi／（Ti／２）｝・d1 となる。一般に、 Vdi（ｔ−di） ＝Vi（ｔ）−｛±vi／（Ti／２）｝・d1 ＝Vi（ｔ）±2vi・（d1／Ti） となる。ここに、2vi・（d1／Ti）≡αi とおくと、 Vd1（ｔ−di） ＝Vi（ｔ）±αi (1) となる。αiは前述の一定値であり、第２図中加減
算回路２において入力信号に加算、或いは入力信
号から減算する値である。
ついて考えてみる。第４図Ｄに示すサンプリング
タイミング（第２図中、調整信号発生回路８のク
ロツクCKと同一のもの）による例えば第４図Ａ
〜Ｃの実線に示す入力信号波形について、その
夫々の遅延後の波形を考える。例えば第４図Ａに
おいて、入力信号をVi（ｔ）、その波高値をv1、
遅延時間をd1，周期をT1，遅延後の信号をVd1
（ｔ−di）とすると、 Vd1（ｔ−di） ＝Vi（ｔ）−｛±vi／（Ti／２）｝・d1 となる。一般に、 Vdi（ｔ−di） ＝Vi（ｔ）−｛±vi／（Ti／２）｝・d1 ＝Vi（ｔ）±2vi・（d1／Ti） となる。ここに、2vi・（d1／Ti）≡αi とおくと、 Vd1（ｔ−di） ＝Vi（ｔ）±αi (1) となる。αiは前述の一定値であり、第２図中加減
算回路２において入力信号に加算、或いは入力信
号から減算する値である。
第４図Ｂ，Ｃに示す入力信号V2（ｔ），V3（ｔ）
についても上記(1)式を適用でき、夫々の遅延時間
d2，d3に応じた遅延信号Vd2（ｔ−d2），Vd3（ｔ−
d3）を得ることができる。
についても上記(1)式を適用でき、夫々の遅延時間
d2，d3に応じた遅延信号Vd2（ｔ−d2），Vd3（ｔ−
d3）を得ることができる。
上記(1)式において、一定値αiを一定とおいた場
合、入力信号Vi（ｔ）の周期Tiが変化したとする
と（第４図Ａ〜Ｃに示す各入力信号Vi（ｔ），V2
（ｔ），V3（ｔ）、 αi＝2vi・（di／Ti） のうち、viは一定であり、周期Ti及び遅延時間di
が夫々比例して変化することになる。
合、入力信号Vi（ｔ）の周期Tiが変化したとする
と（第４図Ａ〜Ｃに示す各入力信号Vi（ｔ），V2
（ｔ），V3（ｔ）、 αi＝2vi・（di／Ti） のうち、viは一定であり、周期Ti及び遅延時間di
が夫々比例して変化することになる。
即ち、第４図Ａ〜Ｃにおいて、一定値αiとおく
と、入力信号Vi（ｔ）の周期（Ti）に応じた遅延
時間diをもつ出力信号Vdi（ｔ−di）を得ることが
できる。従つて、周波数の異なつた入力信号をそ
の周波数に対応した遅延量を以て遅延せしめる
際、従来の回路ではシフトレジスタの段数を変更
したり、又は、クロツク周波数を変更しなければ
ならなかつたが、本発明ではこのような操作を全
く必要としない。
と、入力信号Vi（ｔ）の周期（Ti）に応じた遅延
時間diをもつ出力信号Vdi（ｔ−di）を得ることが
できる。従つて、周波数の異なつた入力信号をそ
の周波数に対応した遅延量を以て遅延せしめる
際、従来の回路ではシフトレジスタの段数を変更
したり、又は、クロツク周波数を変更しなければ
ならなかつたが、本発明ではこのような操作を全
く必要としない。
本発明回路によれば、入力信号を一定値と加減
算し、その後これを振幅補正するだけで所定遅延
量をもつた出力信号を得ることができ、これによ
り、超音波遅延線やシフトレジスタ等を用いた従
来回路に比して回路を簡単に、安価に構成し得、
特に、入力信号の周波数に追従した遅延量をもつ
た信号を得ることができるので、例えばシフトレ
ジスタの段数又はクロツク周波数を変更する等の
操作を全く必要としないで遅延信号を得ることが
できる等の特長を有する。
算し、その後これを振幅補正するだけで所定遅延
量をもつた出力信号を得ることができ、これによ
り、超音波遅延線やシフトレジスタ等を用いた従
来回路に比して回路を簡単に、安価に構成し得、
特に、入力信号の周波数に追従した遅延量をもつ
た信号を得ることができるので、例えばシフトレ
ジスタの段数又はクロツク周波数を変更する等の
操作を全く必要としないで遅延信号を得ることが
できる等の特長を有する。
第１図は本発明回路の原理ブロツク図、第２図
は本発明回路の一実施例の回路図、第３図は第２
図に示す回路の信号のタイミングチヤート、第４
図は入力信号と遅延量及び周期との関係を示す
図、第５図はシフトレジスタの段数を説明する図
である。 図において、１は信号入力端子、２は加減算回
路、３はタイミング信号入力端子、４は一定値発
生回路、５はタイミング信号発生回路、６は振幅
補正回路、７は振幅調整回路、８は調整信号発生
回路、９は出力端子である。
は本発明回路の一実施例の回路図、第３図は第２
図に示す回路の信号のタイミングチヤート、第４
図は入力信号と遅延量及び周期との関係を示す
図、第５図はシフトレジスタの段数を説明する図
である。 図において、１は信号入力端子、２は加減算回
路、３はタイミング信号入力端子、４は一定値発
生回路、５はタイミング信号発生回路、６は振幅
補正回路、７は振幅調整回路、８は調整信号発生
回路、９は出力端子である。
Claims (1)
- 【特許請求の範囲】 １ 入力信号（Vi（ｔ））に対して所定の遅延量
（di）遅延された出力信号（V0（ｔ））を得る信号
処理回路において、 上記遅延量（di）と、上記遅延量（di）を有す
る時における上記入力信号の周期に対応するタイ
ミングをもつタイミング信号（SC（））とから
一定値（αi）を発生する一定値発生回路４と、 上記入力信号（Vi（ｔ））の1/2周期毎に、該タ
イミング信号（SC（））のタイミングに応じた
期間に上記入力信号（Vi（ｔ））から上記一定値
（αi）を減算及び上記入力信号（Vi（ｔ））に上記
一定値（αi）を加算した信号を出力する加減算回
路２と、 該加減算回路２の出力を、上記入力信号（Vi
（ｔ））の1/2周期毎に上記遅延量（di）に応じた
期間振幅補正して上記入力信号（Vi（ｔ））の振
幅と対応した振幅の出力信号（V0（ｔ））を得る
振幅補正回路６とよりなることを特徴とする信号
処理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27009186A JPS63123209A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
| US07/119,451 US4811260A (en) | 1986-11-13 | 1987-11-10 | Signal processing circuit |
| EP87402560A EP0268532B1 (en) | 1986-11-13 | 1987-11-12 | Signal processing circuit |
| DE3751088T DE3751088T2 (de) | 1986-11-13 | 1987-11-12 | Signalverarbeitungseinrichtung. |
| KR1019870012814A KR900008364B1 (ko) | 1986-11-13 | 1987-11-13 | 신호 처리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27009186A JPS63123209A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63123209A JPS63123209A (ja) | 1988-05-27 |
| JPH0322090B2 true JPH0322090B2 (ja) | 1991-03-26 |
Family
ID=17481401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27009186A Granted JPS63123209A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63123209A (ja) |
-
1986
- 1986-11-13 JP JP27009186A patent/JPS63123209A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63123209A (ja) | 1988-05-27 |
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