JPH0322092B2 - - Google Patents
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- JPH0322092B2 JPH0322092B2 JP27009386A JP27009386A JPH0322092B2 JP H0322092 B2 JPH0322092 B2 JP H0322092B2 JP 27009386 A JP27009386 A JP 27009386A JP 27009386 A JP27009386 A JP 27009386A JP H0322092 B2 JPH0322092 B2 JP H0322092B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- level
- input signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
〔概要〕
本発明は入力信号から不要周波数成分を除去し
て所望周波数の信号を得る信号処理回路におい
て、 回路が大規模であり、しかも、入力信号に追従
して夫々ある周波数成分を除去する場合に遅延量
を変更しなければならない従来回路の問題点を解
決するため、 フイルタ回路を入力に対して複数個並列に共通
接続し、このフイルタ回路を、入力信号と一定値
とを加算する加算回路と、加算回路の出力の最大
値から入力信号レベルの最大値までの間の信号レ
ベル及び出力信号の最小値から出力信号のレベル
の最小値時における入力信号レベルまでの間の信
号レベルを夫々振幅制限する回路と、振幅制限回
路の出力レベルを遅延量に対応した量だけ変化さ
せる回路とにて構成したことにより、 フイルタ回路の遅延回路に従来回路のような大
規模な構成を必要としないで所望周波数成分の信
号を得るようにしたものである。
て所望周波数の信号を得る信号処理回路におい
て、 回路が大規模であり、しかも、入力信号に追従
して夫々ある周波数成分を除去する場合に遅延量
を変更しなければならない従来回路の問題点を解
決するため、 フイルタ回路を入力に対して複数個並列に共通
接続し、このフイルタ回路を、入力信号と一定値
とを加算する加算回路と、加算回路の出力の最大
値から入力信号レベルの最大値までの間の信号レ
ベル及び出力信号の最小値から出力信号のレベル
の最小値時における入力信号レベルまでの間の信
号レベルを夫々振幅制限する回路と、振幅制限回
路の出力レベルを遅延量に対応した量だけ変化さ
せる回路とにて構成したことにより、 フイルタ回路の遅延回路に従来回路のような大
規模な構成を必要としないで所望周波数成分の信
号を得るようにしたものである。
本発明は信号処理回路、特に、入力信号から所
望周波数成分の信号を取出す信号処理回路に関す
るもので、デジタルフイルタ及びアナログフイル
タ等に適用される。
望周波数成分の信号を取出す信号処理回路に関す
るもので、デジタルフイルタ及びアナログフイル
タ等に適用される。
〔従来の技術〕
遅延信号を得る従来回路としては、例えば超音
波遅延線等を用いたアナログ系信号処理回路、フ
リツプフロツプによるシフトレジスタ等を用いた
デジタル系信号処理回路が知られている。
波遅延線等を用いたアナログ系信号処理回路、フ
リツプフロツプによるシフトレジスタ等を用いた
デジタル系信号処理回路が知られている。
第６図は入力信号からある周波数成分を除去す
る従来回路のブロツク図を示し、第７図或いは第
８図は第６図に示す回路の信号のタイミングチヤ
ートを示す。
る従来回路のブロツク図を示し、第７図或いは第
８図は第６図に示す回路の信号のタイミングチヤ
ートを示す。
以下、扱う信号は例えばデジタル信号とする
が、デジタル信号のままでは波形が分りにくいの
でアナログ信号波形を用いて説明する。
が、デジタル信号のままでは波形が分りにくいの
でアナログ信号波形を用いて説明する。
第６図において、端子１に入来した入力信号
V1（ｔ）（又はV2（ｔ））は例えばシフトレジスタ
等の遅延回路２にて遅延量d1（又はd2）遅延され
て信号x1（又はx1′）とされ、加算器３において加
算されて信号x2（又はx2′）とされる。信号x2（又
はx2′）は1/2減衰器４にてレベルを1/2に減衰さ
れて信号V01（ｔ）（又はV02（ｔ））とされ、端子
５により取り出される。
V1（ｔ）（又はV2（ｔ））は例えばシフトレジスタ
等の遅延回路２にて遅延量d1（又はd2）遅延され
て信号x1（又はx1′）とされ、加算器３において加
算されて信号x2（又はx2′）とされる。信号x2（又
はx2′）は1/2減衰器４にてレベルを1/2に減衰さ
れて信号V01（ｔ）（又はV02（ｔ））とされ、端子
５により取り出される。
ここで、入力信号V1（ｔ）又はV2（ｔ）をVi
（ｔ）、出力信号V01（ｔ）又はV02（ｔ）をV0（ｔ）、
遅延量d1又はD2をdiとすると、 V0（ｔ）＝ １／２〔Vi（ｔ−di）＋Vi（ｔ）〕 (1) が成立つ、上式の入力信号Vi（ｔ）の遅延信号Vi
（ｔ−di）を Vi（ｔ−di）≡Vi（ｔ）±αi (2) ただし、αi＝2vi・di／Ti とおき、(1)式に(2)式を代入すると、 V0（ｔ）＝１／２〔Vi（ｔ）±αi＋Vi（ｔ）〕 ＝Vi（ｔ）±Ci ただし、Ci＝（１／２）αi となる。ここに、viは入力信号の波高値、Tiは
入力信号の周期である。
（ｔ）、出力信号V01（ｔ）又はV02（ｔ）をV0（ｔ）、
遅延量d1又はD2をdiとすると、 V0（ｔ）＝ １／２〔Vi（ｔ−di）＋Vi（ｔ）〕 (1) が成立つ、上式の入力信号Vi（ｔ）の遅延信号Vi
（ｔ−di）を Vi（ｔ−di）≡Vi（ｔ）±αi (2) ただし、αi＝2vi・di／Ti とおき、(1)式に(2)式を代入すると、 V0（ｔ）＝１／２〔Vi（ｔ）±αi＋Vi（ｔ）〕 ＝Vi（ｔ）±Ci ただし、Ci＝（１／２）αi となる。ここに、viは入力信号の波高値、Tiは
入力信号の周期である。
従来回路は、第６図に示す遅延回路２として超
音波遅延線或いはシフトレジスタを用いた回路に
て構成するが、形状が大きく、コンパクトに構成
し得ない問題点があつた。シフトレジスタを用い
た従来回路では、第９図に示す如く、入力信号
Viに対して例えば遅延量（t3−t0）の信号V03を
得るにはフリツプフロツプを３段、同様にして、
入力信号Viに得対して例えば遅延量（t5−t0）の
信号V05を得るにはフリツプフロツプを５段夫々
用いる必要がある。
音波遅延線或いはシフトレジスタを用いた回路に
て構成するが、形状が大きく、コンパクトに構成
し得ない問題点があつた。シフトレジスタを用い
た従来回路では、第９図に示す如く、入力信号
Viに対して例えば遅延量（t3−t0）の信号V03を
得るにはフリツプフロツプを３段、同様にして、
入力信号Viに得対して例えば遅延量（t5−t0）の
信号V05を得るにはフリツプフロツプを５段夫々
用いる必要がある。
又、従来回路は、入力信号に追従して夫々ある
周波数成分を除去する場合、遅延回路２における
遅延量を可変する必要があり、操作が煩わしい問
題点があつた。
周波数成分を除去する場合、遅延回路２における
遅延量を可変する必要があり、操作が煩わしい問
題点があつた。
第１図は本発明回路の原理ブロツク図を示す。
同図中、２５は所定遅延量diに対応した一定値αi
を発生する一定値発生回路、２１は入力信号Vi
（ｔ）の1/2周期毎に入力信号Vi（ｔ）に一定値αi
を加算する加算回路、２６，２７は加算回路２１
の出力信号中、出力信号レベルの最大値から入力
信号レベルの最大値までの間の信号レベル及び出
力信号の最小値から出力信号レベルの最小値時に
おける入力信号レベルを夫々振幅制限する振幅制
限回路、２８は振幅制限回路２６，２７の出力信
号の直流レベルを遅延量に対応した量だけ変化さ
せる直流レベル調整回路であり、これらにて構成
されたフイルタ回路を入力に対して複数個並列に
接続してフイルタ手段１０，１１，１２とし、１
７はフイルタ手段の出力と出力信号とを演算して
入力信号から所定周波数成分の信号を取出す演算
手段である。
同図中、２５は所定遅延量diに対応した一定値αi
を発生する一定値発生回路、２１は入力信号Vi
（ｔ）の1/2周期毎に入力信号Vi（ｔ）に一定値αi
を加算する加算回路、２６，２７は加算回路２１
の出力信号中、出力信号レベルの最大値から入力
信号レベルの最大値までの間の信号レベル及び出
力信号の最小値から出力信号レベルの最小値時に
おける入力信号レベルを夫々振幅制限する振幅制
限回路、２８は振幅制限回路２６，２７の出力信
号の直流レベルを遅延量に対応した量だけ変化さ
せる直流レベル調整回路であり、これらにて構成
されたフイルタ回路を入力に対して複数個並列に
接続してフイルタ手段１０，１１，１２とし、１
７はフイルタ手段の出力と出力信号とを演算して
入力信号から所定周波数成分の信号を取出す演算
手段である。
入力信号Vi（ｔ）に一定値αiを加算し、これの
最大値及び最小値を夫々振幅制限し、その直流レ
ベルを低下することにより、夫々異なる所定遅延
量遅延された信号を得るフイルタ回路を複数個並
列に接続し、これらの回路の各出力と入力信号と
を演算することにより所定周波数成分の信号を得
る。
最大値及び最小値を夫々振幅制限し、その直流レ
ベルを低下することにより、夫々異なる所定遅延
量遅延された信号を得るフイルタ回路を複数個並
列に接続し、これらの回路の各出力と入力信号と
を演算することにより所定周波数成分の信号を得
る。
第２図は本発明回路の一実施例の具体的ブロツ
ク図を示す。以下、扱う信号は例えばデジタル信
号とするが、デジタル信号のままでは波形が分り
にくいのでアナログ信号波形を用いて説明する。
同図において、１０，１１，１２は夫々異なる周
波数特性をもつフイルタ回路で、第１図に示す如
く、加算回路２１、一定値発生回路２５、振幅制
限回路２６，２７、直流レベル調整回路２８にて
構成されており、入力に対して並列に設けられて
いる。入力及び各フイルタ回路１０，１１，１２
の出力は演算回路１７に供給され、ここで種々演
算されて不要周波数成分を除去されて取出され
る。
ク図を示す。以下、扱う信号は例えばデジタル信
号とするが、デジタル信号のままでは波形が分り
にくいのでアナログ信号波形を用いて説明する。
同図において、１０，１１，１２は夫々異なる周
波数特性をもつフイルタ回路で、第１図に示す如
く、加算回路２１、一定値発生回路２５、振幅制
限回路２６，２７、直流レベル調整回路２８にて
構成されており、入力に対して並列に設けられて
いる。入力及び各フイルタ回路１０，１１，１２
の出力は演算回路１７に供給され、ここで種々演
算されて不要周波数成分を除去されて取出され
る。
ここで、第２図中、フイルタ回路１０，１１，
１２について説明する。第３図はこれらフイルタ
回路１個分の回路図を示す。端子２０に入来た例
えば三角波状入力信号Ｑ０〜Ｑ７（第４図Ｄの実
線）は加算回路２１に供給される一方、端子２２
に入来した加算タイミング信号CAR（第４図Ａ）
は、一定値発生回路２５に供給される。
１２について説明する。第３図はこれらフイルタ
回路１個分の回路図を示す。端子２０に入来た例
えば三角波状入力信号Ｑ０〜Ｑ７（第４図Ｄの実
線）は加算回路２１に供給される一方、端子２２
に入来した加算タイミング信号CAR（第４図Ａ）
は、一定値発生回路２５に供給される。
加算タイミング信号CARは入力信号の1/2周期
に応じたタイミングを有し、一定値発生回路２５
に供給されてここで信号CARのＨレベル期間の
み一定値αiが得られる。一定値αiは加算回路２１
に供給される。加算回路２１において加算タイミ
ング信号CARのタイミングに応じてそのＨレベ
ル期間のみ入力信号Ｑ０〜Ｑ７に一定値αiが加算
され、第４図Ｂに示す実線及び二点鎖線で示す信
号が取出される。
に応じたタイミングを有し、一定値発生回路２５
に供給されてここで信号CARのＨレベル期間の
み一定値αiが得られる。一定値αiは加算回路２１
に供給される。加算回路２１において加算タイミ
ング信号CARのタイミングに応じてそのＨレベ
ル期間のみ入力信号Ｑ０〜Ｑ７に一定値αiが加算
され、第４図Ｂに示す実線及び二点鎖線で示す信
号が取出される。
この信号は次の最大値振幅制限回路２６にてそ
の最大値から所定レベル下つた分（第４図Ｂ中、
二点鎖線の部分）振幅制限されて平坦レベルとさ
れ、第４図Ｂに示す実線のみの信号とされる。更
にこの信号はコンパレータ２７ａを含む最小値振
幅制限回路２７に供給され、ここで、第４図Ｂ中
一点鎖線で示すレベルと比較されてこのレベルよ
り低い分次のアンドゲート、オアゲートにより振
幅制限されて平坦レベルとされ、第４図Ｃの実線
で示す信号Ｓ０〜Ｓ７とされる。
の最大値から所定レベル下つた分（第４図Ｂ中、
二点鎖線の部分）振幅制限されて平坦レベルとさ
れ、第４図Ｂに示す実線のみの信号とされる。更
にこの信号はコンパレータ２７ａを含む最小値振
幅制限回路２７に供給され、ここで、第４図Ｂ中
一点鎖線で示すレベルと比較されてこのレベルよ
り低い分次のアンドゲート、オアゲートにより振
幅制限されて平坦レベルとされ、第４図Ｃの実線
で示す信号Ｓ０〜Ｓ７とされる。
信号Ｓ０〜Ｓ７は減算回路（直流レベル調整回
路）２８にてその直流レベルを下げられて第４図
Ｄに示す信号DQ０〜DQ７とされ、端子２９よ
り取出される。入力信号Ｑ０〜Ｑ７に対する出力
信号DQ０〜DQ７の遅延量は前記一定値diに対応
しており、一定値αiを適宜選定することにより所
望の遅延量を得ることができる。
路）２８にてその直流レベルを下げられて第４図
Ｄに示す信号DQ０〜DQ７とされ、端子２９よ
り取出される。入力信号Ｑ０〜Ｑ７に対する出力
信号DQ０〜DQ７の遅延量は前記一定値diに対応
しており、一定値αiを適宜選定することにより所
望の遅延量を得ることができる。
このように、三角波状入力信号Ｑ０〜Ｑ７（第
４図Ｄの実線）はその1/2周期毎に一定値αiが加
算され、かつ、その最大値振幅及び最小値振幅を
制限され、その直流レベルを変位されることによ
り、不要周波数成分を除去されて所望周波数の信
号とされる。
４図Ｄの実線）はその1/2周期毎に一定値αiが加
算され、かつ、その最大値振幅及び最小値振幅を
制限され、その直流レベルを変位されることによ
り、不要周波数成分を除去されて所望周波数の信
号とされる。
この場合、一定値αiを一定としたとき、第７図
及び第８図のように異なる周波数の入力信号が入
来した場合は遅延量がそれに応じて異なることに
なり、除去する周波数は入力信号の周波数に追従
し、入力信号の周波数特性に応じた周波数特性を
有する出力信号を得ることができる。従つて、例
えばシフトレジスタの段数又はクロツク周波数を
変更する等の操作を全く必要としないで所定周波
数信号を得ることができる。
及び第８図のように異なる周波数の入力信号が入
来した場合は遅延量がそれに応じて異なることに
なり、除去する周波数は入力信号の周波数に追従
し、入力信号の周波数特性に応じた周波数特性を
有する出力信号を得ることができる。従つて、例
えばシフトレジスタの段数又はクロツク周波数を
変更する等の操作を全く必要としないで所定周波
数信号を得ることができる。
第２図に示すブロツク図に戻る。フイルタ回路
１０，１１，１２の各遅延量１／２（dx＋１），
１／２（dy＋１），１／２（dz＋１）は第３図中、
一定値発生回路２５の一定値αiの値を夫々設定し
て作られる。この場合、第３図中、信号CARは
共通で、一定値発生回路２５の各アンドゲートの
入力端子のＨ，Ｌレベルの組合せを変更するだけ
で種々のαiを得ることができる。入力信号Ｘ（第
５図）はフイルタ回路１０で遅延量１／２（dx＋
１）を以て遅延されて信号ａ（第５図）とされ、
フイルタ回路１１で遅延量１／２（dy＋１）を以
て遅延されて信号ｂ（第５図）とされ、フイルタ
回路１２で遅延量１／２（dz＋１）を以て遅延さ
れて信号ｃ（第５図）とされる。
１０，１１，１２の各遅延量１／２（dx＋１），
１／２（dy＋１），１／２（dz＋１）は第３図中、
一定値発生回路２５の一定値αiの値を夫々設定し
て作られる。この場合、第３図中、信号CARは
共通で、一定値発生回路２５の各アンドゲートの
入力端子のＨ，Ｌレベルの組合せを変更するだけ
で種々のαiを得ることができる。入力信号Ｘ（第
５図）はフイルタ回路１０で遅延量１／２（dx＋
１）を以て遅延されて信号ａ（第５図）とされ、
フイルタ回路１１で遅延量１／２（dy＋１）を以
て遅延されて信号ｂ（第５図）とされ、フイルタ
回路１２で遅延量１／２（dz＋１）を以て遅延さ
れて信号ｃ（第５図）とされる。
信号ａ，ｂは演算回路１７の加算器３０にて加
算されて信号ｄ（第５図）とされ、一方、入力信
号Ｘは演算回路１７の反転器３１にて反転され、
加算器３２にて信号ｄと加算されて信号ｅ（第５
図）とされる。信号ｅ及び信号ｃは加算器３３、
１／２減算器３４に供給されて演算されて信号Ｙ（第
５図）とされ、出力される。
算されて信号ｄ（第５図）とされ、一方、入力信
号Ｘは演算回路１７の反転器３１にて反転され、
加算器３２にて信号ｄと加算されて信号ｅ（第５
図）とされる。信号ｅ及び信号ｃは加算器３３、
１／２減算器３４に供給されて演算されて信号Ｙ（第
５図）とされ、出力される。
三角波入力信号Ｘはその性質から、一般に、
Ｘ（ｔ）＝A1cosω0t＋A3cos3ω0t＋
A5cos5ω0t＋…
なる奇数倍の高調波成分を含む。本発明では、入
力信号Ｘは不要周波数成分である高調波を除去さ
れ、略正弦波状の出力信号Ｙとして取出される。
この場合、フイルタ回路１０，１１，１２の各遅
延量は入力信号の周波数に応じて可変され、除去
する周波数は入力信号の周波数に追従し、入力信
号の周波数特性に応じた周波数特性を有する出力
信号を得ることができる。
力信号Ｘは不要周波数成分である高調波を除去さ
れ、略正弦波状の出力信号Ｙとして取出される。
この場合、フイルタ回路１０，１１，１２の各遅
延量は入力信号の周波数に応じて可変され、除去
する周波数は入力信号の周波数に追従し、入力信
号の周波数特性に応じた周波数特性を有する出力
信号を得ることができる。
なお、フイルタ回路の段数は上記実施例のよう
に３段に限定されるものではなく、得ようとする
周波数特性に応じて適宜設定する。
に３段に限定されるものではなく、得ようとする
周波数特性に応じて適宜設定する。
本発明回路によれば、入力信号を一定値と加算
し、その後これの最大値及び最小値を振幅制限
し、その直流レベルを低下するフイルタ回路を並
列に接続するだけで所定周波数成分の信号を得る
ことができ、これにより、フイルタ回路として超
音波遅延線やシフトレジタス等を用いた従来回路
に比して回路を簡単に、安価に構成し得、特に、
入力信号の周波数に追従した周波数特性をもつた
信号を得ることができるので、例えばシフトレジ
スタの段数又はクロツク周波数を変更する等の操
作を全く必要としないで所定周波数信号を得るこ
とができる等の特長を有する。
し、その後これの最大値及び最小値を振幅制限
し、その直流レベルを低下するフイルタ回路を並
列に接続するだけで所定周波数成分の信号を得る
ことができ、これにより、フイルタ回路として超
音波遅延線やシフトレジタス等を用いた従来回路
に比して回路を簡単に、安価に構成し得、特に、
入力信号の周波数に追従した周波数特性をもつた
信号を得ることができるので、例えばシフトレジ
スタの段数又はクロツク周波数を変更する等の操
作を全く必要としないで所定周波数信号を得るこ
とができる等の特長を有する。
第１図は本発明回路の原理ブロツク図、第２図
は本発明回路の具体的ブロツク図、第３図は本発
明回路の一実施例の要部の回路図、第４図は第３
図に示す回路の信号のタイミングチヤート、第５
図は第２図に示すブロツク図の信号のタイミング
チヤート、第６図は従来回路のブロツク図、第７
図及び第８図は第６図に示す回路の信号のタイミ
ングチヤート、第９図はシフトレジスタの段数を
説明する図である。 図において、１０，１１，１２はフイルタ回
路、１７は演算回路、２０は信号入力端子、２
１，３０，３２，３３は加算回路、２２は加算タ
イミング信号入力端子、２５は一定値発生回路、
２６は最大値振幅制限回路、２７は最小値振幅制
限回路、２８は減算回路（直流レベル調整回路）、
２９は出力端子、３１は反転器、３４は1/2減衰
器である。
は本発明回路の具体的ブロツク図、第３図は本発
明回路の一実施例の要部の回路図、第４図は第３
図に示す回路の信号のタイミングチヤート、第５
図は第２図に示すブロツク図の信号のタイミング
チヤート、第６図は従来回路のブロツク図、第７
図及び第８図は第６図に示す回路の信号のタイミ
ングチヤート、第９図はシフトレジスタの段数を
説明する図である。 図において、１０，１１，１２はフイルタ回
路、１７は演算回路、２０は信号入力端子、２
１，３０，３２，３３は加算回路、２２は加算タ
イミング信号入力端子、２５は一定値発生回路、
２６は最大値振幅制限回路、２７は最小値振幅制
限回路、２８は減算回路（直流レベル調整回路）、
２９は出力端子、３１は反転器、３４は1/2減衰
器である。
Claims (1)
- 【特許請求の範囲】 １ 入力に対して複数個並列に共通接続されたフ
イルタ手段１０，１１，１２と、 該フイルタ手段１０，１１，１２の出力と入力
信号Vi（ｔ）とを演算して該入力信号Vi（ｔ）か
ら所定周波数成分の信号を取出す演算手段１７と を有する信号処理回路であつて、 上記フイルタ手段は、所定遅延量（di）に対応
した一定値（αi）を発生する一定値発生回路１５
と、 上記入力信号Vi（ｔ）の1/2周期毎に上記入力
信号Vi（ｔ）に上記一定値（αi）を加算する加算
回路２１と、 該加算回路２１の出力信号中、該出力信号レベ
ルの最大値から上記入力信号Vi（ｔ）レベルの最
大値までの間の信号レベル及び該出力信号の最小
値から上記出力信号レベルの最小値時における上
記入力信号レベルまでの間の信号レベルを夫々振
幅制限する振幅制限回路１６，１７と、 該振幅制限回路１６，１７の出力信号の直流レ
ベルを上記遅延量（di）に対応した量だけ変化さ
せる直流レベル調整回路１８とを具備することを
特徴とする信号処理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27009386A JPS63123211A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
| US07/119,451 US4811260A (en) | 1986-11-13 | 1987-11-10 | Signal processing circuit |
| EP87402560A EP0268532B1 (en) | 1986-11-13 | 1987-11-12 | Signal processing circuit |
| DE3751088T DE3751088T2 (de) | 1986-11-13 | 1987-11-12 | Signalverarbeitungseinrichtung. |
| KR1019870012814A KR900008364B1 (ko) | 1986-11-13 | 1987-11-13 | 신호 처리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27009386A JPS63123211A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63123211A JPS63123211A (ja) | 1988-05-27 |
| JPH0322092B2 true JPH0322092B2 (ja) | 1991-03-26 |
Family
ID=17481433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27009386A Granted JPS63123211A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63123211A (ja) |
-
1986
- 1986-11-13 JP JP27009386A patent/JPS63123211A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63123211A (ja) | 1988-05-27 |
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