JPS63123211A - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPS63123211A JPS63123211A JP27009386A JP27009386A JPS63123211A JP S63123211 A JPS63123211 A JP S63123211A JP 27009386 A JP27009386 A JP 27009386A JP 27009386 A JP27009386 A JP 27009386A JP S63123211 A JPS63123211 A JP S63123211A
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- JP
- Japan
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- signal
- circuit
- input signal
- level
- delay
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は入力信号から不要周波数成分を除去して所望周
波数の信号を得る信号処理回路において、回路が大規模
であり、しかも、入力信号に追従して夫々ある周波数成
分を除去する場合に遅延ａを変更しなければならない従
来回路の問題点を解決するため、 フィルタ回路を、入力信号と一定値とを加算する加算回
路と、加算回路の出力の最大値及び最小値を夫々振幅制
限する回路と、振幅制限回路の出力レベルを調整する回
路とにて構成し、これを入力に対して複数並列に設けた
ことにより、フィルタ回路の遅延回路に従来回路のよう
な大規模な構成を必要としないで所望周波数成分の信号
を得るようにしたものである。
波数の信号を得る信号処理回路において、回路が大規模
であり、しかも、入力信号に追従して夫々ある周波数成
分を除去する場合に遅延ａを変更しなければならない従
来回路の問題点を解決するため、 フィルタ回路を、入力信号と一定値とを加算する加算回
路と、加算回路の出力の最大値及び最小値を夫々振幅制
限する回路と、振幅制限回路の出力レベルを調整する回
路とにて構成し、これを入力に対して複数並列に設けた
ことにより、フィルタ回路の遅延回路に従来回路のよう
な大規模な構成を必要としないで所望周波数成分の信号
を得るようにしたものである。
本発明は信号処理回路、特に、入力信号から所望周波数
成分の信号を取出す信号処理回路に関するもので、デジ
タルフィルタ及びアナログフィルタ等に適用される。
成分の信号を取出す信号処理回路に関するもので、デジ
タルフィルタ及びアナログフィルタ等に適用される。
（従来の技術〕
遅延信号を１りる従来回路としては、例えば超音波遅延
線等を用いたアナログ系信号処理回路、フリップ７０ツ
ブによるシフトレジスタ等を用いたデジタル系信号処理
回路が知られている。
線等を用いたアナログ系信号処理回路、フリップ７０ツ
ブによるシフトレジスタ等を用いたデジタル系信号処理
回路が知られている。
第６図は入力信号からある周波数成分を除去する従来回
路のブロック図を示し、第７図或いは第８図は第６図に
示す回路の信号のタイミングチャートを示す。
路のブロック図を示し、第７図或いは第８図は第６図に
示す回路の信号のタイミングチャートを示す。
以下、扱う信号は例えばデジタル信号とするが、デジタ
ル信号のままでは波形が分りにくいのでアナログ信号波
形を用いて説明する。
ル信号のままでは波形が分りにくいのでアナログ信号波
形を用いて説明する。
第６図において、端子１に入来した入力信号Ｖ＋ （
ｊ）（又はＶ２（ｊ））は例えばシフトレジスタ等の遅
延回路２にて遅延ｆｆ１ｄ＋ （又は（ｊｚ）遅延さ
れて信号Ｘ＋ （又はＸ１′）とされ、加鐸器３にお
いて加算されて信号Ｘ２ （又はＸ２′ ）とされる
。信号Ｘ２ （又はＸ２′）は１／２減衰器４にてレ
ベルを１／２に減衰されて信号Ｖｏ＋（ｔ）（又はＶｏ
ｚ（ｉ））とされ、端子５より取り出される。
ｊ）（又はＶ２（ｊ））は例えばシフトレジスタ等の遅
延回路２にて遅延ｆｆ１ｄ＋ （又は（ｊｚ）遅延さ
れて信号Ｘ＋ （又はＸ１′）とされ、加鐸器３にお
いて加算されて信号Ｘ２ （又はＸ２′ ）とされる
。信号Ｘ２ （又はＸ２′）は１／２減衰器４にてレ
ベルを１／２に減衰されて信号Ｖｏ＋（ｔ）（又はＶｏ
ｚ（ｉ））とされ、端子５より取り出される。
こコテ、入力信号Ｖ＋ （ｔ）又はＶ２ （ｔ）をＶ
ｉ （ｔ）、出力信号Ｖｏ＋（ｊ）又はＶＯ２（ｔ）ｅ
Ｖｏ （ｔ）、ｌ延ｆｆ１ｄ＋ 又ハｄｚ ヲｄ ｉ
とすると、 Ｖｏ（ｉ）− １／２（Ｖｉ （ｔ−ｄｉ）＋Ｖｉ （ｔ）Ｈｌ）が成
立つ、上式の入力信号Ｖｉ（ｔ）の遅延信号■１（ｔ−
ｄｉ）を Ｖｉ （ｔ−ｄｉ）＝Ｖｉ （ｔ）ｔｃｒｉ ■
ただし、Ｃ１−２ｖｉ−ｄｉ／Ｔｉ とおき、（１）式に０式を代入すると、Ｖｏ（ｊ）＝ １／２ （Ｖｉ （ｔ）±αｉ＋Ｖｉ（ｔ））−Ｖ
ｉ（ｔ） 十Ｃ１ ただし、Ｃ１−（１／２）αｉ となる。ここに、ｖｉは入力信号の波高値、Ｔ１は入力
信号の周期である。
ｉ （ｔ）、出力信号Ｖｏ＋（ｊ）又はＶＯ２（ｔ）ｅ
Ｖｏ （ｔ）、ｌ延ｆｆ１ｄ＋ 又ハｄｚ ヲｄ ｉ
とすると、 Ｖｏ（ｉ）− １／２（Ｖｉ （ｔ−ｄｉ）＋Ｖｉ （ｔ）Ｈｌ）が成
立つ、上式の入力信号Ｖｉ（ｔ）の遅延信号■１（ｔ−
ｄｉ）を Ｖｉ （ｔ−ｄｉ）＝Ｖｉ （ｔ）ｔｃｒｉ ■
ただし、Ｃ１−２ｖｉ−ｄｉ／Ｔｉ とおき、（１）式に０式を代入すると、Ｖｏ（ｊ）＝ １／２ （Ｖｉ （ｔ）±αｉ＋Ｖｉ（ｔ））−Ｖ
ｉ（ｔ） 十Ｃ１ ただし、Ｃ１−（１／２）αｉ となる。ここに、ｖｉは入力信号の波高値、Ｔ１は入力
信号の周期である。
従来回路は、第６図に示す遅延回路２として超音波遅延
線或いはシフトレジスタを用いた回路にて構成するが、
形状が大きく、コンパクトに構成し得ない問題点があっ
た。シフトレジスタを用いた従来回路では、第９図に示
す如く、入力信号Ｖｉに対して例えば遅延＠（ｊｓ−１
−ｏ）の信号ＶＯ３を得るにはフリップフロップを３段
、同様にして、入力信号■ｉに得対して例えば遅延ｍ（
ｊｓ ｊｏ）の信号Ｖｏｓを得るにはフリップ７０ツ
ブを５段夫々用いる必要がある。
線或いはシフトレジスタを用いた回路にて構成するが、
形状が大きく、コンパクトに構成し得ない問題点があっ
た。シフトレジスタを用いた従来回路では、第９図に示
す如く、入力信号Ｖｉに対して例えば遅延＠（ｊｓ−１
−ｏ）の信号ＶＯ３を得るにはフリップフロップを３段
、同様にして、入力信号■ｉに得対して例えば遅延ｍ（
ｊｓ ｊｏ）の信号Ｖｏｓを得るにはフリップ７０ツ
ブを５段夫々用いる必要がある。
又、従来回路は、入力信号に追従して夫々ある周波数成
分を除去する場合、遅延回路２における遅延ａを可変す
る必要があり、操作が煩わしい問題点があった。
分を除去する場合、遅延回路２における遅延ａを可変す
る必要があり、操作が煩わしい問題点があった。
（問題点を解決するための手段〕
第１図は本発明回路の原理ブロック図を示す。
同図中、２５は所定遅延量ｄｉに対応した一定値αｉを
発生する一定値発生回路、２１は入力信号Ｖｉ（ｔ）の
１７２周期毎に入力信号Ｖｉ（ｔ）に一定値αｉを加算
する加算回路、２６．２７は加算回路２１の出力信号の
最大値から所定レベル低下したレベル及び最小値から所
定レベル上昇したレベルを夫々振幅ＩＩＩ限して平坦レ
ベルとする振幅制限回路、２８は振幅制限回路（２６，
２７）の出力信号の直流レベルを下げる直流レベル調整
回路であり、これらにて構成されたフィルタ回路を入力
に対して複数個並列に接続してフィルタ手段（１０，１
１，１２＞とし、１７はフィルタ手段の出力と入力信号
とを演算して入力信号から所定周波数成分の信号を取出
す演算手段である。
発生する一定値発生回路、２１は入力信号Ｖｉ（ｔ）の
１７２周期毎に入力信号Ｖｉ（ｔ）に一定値αｉを加算
する加算回路、２６．２７は加算回路２１の出力信号の
最大値から所定レベル低下したレベル及び最小値から所
定レベル上昇したレベルを夫々振幅ＩＩＩ限して平坦レ
ベルとする振幅制限回路、２８は振幅制限回路（２６，
２７）の出力信号の直流レベルを下げる直流レベル調整
回路であり、これらにて構成されたフィルタ回路を入力
に対して複数個並列に接続してフィルタ手段（１０，１
１，１２＞とし、１７はフィルタ手段の出力と入力信号
とを演算して入力信号から所定周波数成分の信号を取出
す演算手段である。
〔作用〕
入力信号Ｖｉ （ｔ）に一定値αｉを加算し、これの最
大値及び最小値を夫々振幅制限し、その直流レベルを低
下することにより、夫々異なる所定遅延ａ遅延された信
号を得るフィルタ回路を複数個並列に接続し、これらの
回路の各出力と入力信号とを演算することにより所定周
波数成分の信号を得る。
大値及び最小値を夫々振幅制限し、その直流レベルを低
下することにより、夫々異なる所定遅延ａ遅延された信
号を得るフィルタ回路を複数個並列に接続し、これらの
回路の各出力と入力信号とを演算することにより所定周
波数成分の信号を得る。
第２図は本発明回路の一実施例の具体的ブロック図を示
す。以下、扱う信号は例えばデジタル信号とするが、デ
ジタル信号のままでは波形が分りにくいのでアナログ信
号波形を用いて説明する。
す。以下、扱う信号は例えばデジタル信号とするが、デ
ジタル信号のままでは波形が分りにくいのでアナログ信
号波形を用いて説明する。
同図において、１０．１１．１２は夫々異なる周波数特
性をもつフィルタ回路で、第１図に示す如く、加算回路
２１、一定値発生回路２５、振幅制限回路２６．２７、
直流レベル調整回路２８にて構成されており、入力に対
して並列に設けられている。入力及び各フィルタ回路１
０．１１．１２の出力は演算回路１７に供給され、ここ
で種々演算されて不要周波数成分を除去されて取出され
る。
性をもつフィルタ回路で、第１図に示す如く、加算回路
２１、一定値発生回路２５、振幅制限回路２６．２７、
直流レベル調整回路２８にて構成されており、入力に対
して並列に設けられている。入力及び各フィルタ回路１
０．１１．１２の出力は演算回路１７に供給され、ここ
で種々演算されて不要周波数成分を除去されて取出され
る。
ここで、第２図中、フィルタ回路１０．１１゜１２につ
いて説明する。第３図はこれらフィルタ回路１個分の回
路図を示す。端子２０に入来た例えば三角波状入力信＠
ＱＯ−０７＜第１２１（Ｄ）の実線）は加算回路２１に
供給される一方、端子２２に入来した加算タイミング信
号ＣＡＲ（第４図（Ａ））は、一定値発生回路２５に供
給される。
いて説明する。第３図はこれらフィルタ回路１個分の回
路図を示す。端子２０に入来た例えば三角波状入力信＠
ＱＯ−０７＜第１２１（Ｄ）の実線）は加算回路２１に
供給される一方、端子２２に入来した加算タイミング信
号ＣＡＲ（第４図（Ａ））は、一定値発生回路２５に供
給される。
加算タイミング信＠ＣＡＲは入力信号の１／２周期に応
じたタイミングを有し、一定値発生回路２５に供給され
てここで信号ＣＡＲの１−ルベル期間のみ一定値αｉが
得られる。一定値αｉは加算回路２１に供給される。加
算回路２１において加算タイミング信号ＣＡＨのタイミ
ングに応じてそのＨレベル期間のみ入力信号ＱＯ−０７
に一定値αｉが加算され、第４図（Ｂ）に示す実線及び
二点鎖線で示す信号が取出される。
じたタイミングを有し、一定値発生回路２５に供給され
てここで信号ＣＡＲの１−ルベル期間のみ一定値αｉが
得られる。一定値αｉは加算回路２１に供給される。加
算回路２１において加算タイミング信号ＣＡＨのタイミ
ングに応じてそのＨレベル期間のみ入力信号ＱＯ−０７
に一定値αｉが加算され、第４図（Ｂ）に示す実線及び
二点鎖線で示す信号が取出される。
この信号は次の最大値振幅制限回路２６にてその最大値
から所定レベル下った分（第４図（Ｂ）中、二点鎖線の
部分）振幅制限されて平坦レベルとされ、第４図（Ｂ）
に示す実線のみの信号とされる。更にこの信号はコンパ
レータ２７ａを含む最小値振幅制限回路２７に供給され
、ここで、第４図（Ｂ）中−点鎖線で示すレベルと比較
されてこのレベルより低い分取のアンドゲート、オアゲ
ートにより振幅制限されて平坦レベルとされ、第４図（
Ｃ）の実線で示す信号５ｏ−８７とされる。
から所定レベル下った分（第４図（Ｂ）中、二点鎖線の
部分）振幅制限されて平坦レベルとされ、第４図（Ｂ）
に示す実線のみの信号とされる。更にこの信号はコンパ
レータ２７ａを含む最小値振幅制限回路２７に供給され
、ここで、第４図（Ｂ）中−点鎖線で示すレベルと比較
されてこのレベルより低い分取のアンドゲート、オアゲ
ートにより振幅制限されて平坦レベルとされ、第４図（
Ｃ）の実線で示す信号５ｏ−８７とされる。
信号５ｏ−８７は減算回路（直流レベル調整回路）２８
にてその直流レベルを下げられて第４図（Ｄ）に示す信
号ＤＱＯ〜ＤＱ７とされ、端子２９より取出される。入
力信号ＱＯ−Ｑ７に対する出力信号ＤＱＯ−ＤＱ７の遅
延量は前記一定値ｄｉに対応しており、一定値αｉを適
宜選定することにより所望の遅延量を得ることができる
。
にてその直流レベルを下げられて第４図（Ｄ）に示す信
号ＤＱＯ〜ＤＱ７とされ、端子２９より取出される。入
力信号ＱＯ−Ｑ７に対する出力信号ＤＱＯ−ＤＱ７の遅
延量は前記一定値ｄｉに対応しており、一定値αｉを適
宜選定することにより所望の遅延量を得ることができる
。
このように、三角波状入力信号ＱＯ〜Ｑ７（第４図（Ｄ
）の実線）はその１／２周期毎に一定値αｉが加算され
、かつ、その最大値振幅及び最小値振幅を制限され、そ
の直流レベルを変位されることにより、不要周波数成分
を除去されて所望周波数の信号とされる。
）の実線）はその１／２周期毎に一定値αｉが加算され
、かつ、その最大値振幅及び最小値振幅を制限され、そ
の直流レベルを変位されることにより、不要周波数成分
を除去されて所望周波数の信号とされる。
この場合、一定値α；を一定としたとき、第７図及び第
８図のように異なる周波数の入力信号が入来した場合は
遅延ｍがそれに応じて異なることになり、除去する周波
数は入力信号の周波数に追従し、入力信号の周波数特性
に応じた周波数特性を有する出力信号を得ることができ
る。従って、例えばシフトレジスタの段数又はクロック
周波数を変更する等の操作を全く必要としないで所定周
波数信号を得ることができる。
８図のように異なる周波数の入力信号が入来した場合は
遅延ｍがそれに応じて異なることになり、除去する周波
数は入力信号の周波数に追従し、入力信号の周波数特性
に応じた周波数特性を有する出力信号を得ることができ
る。従って、例えばシフトレジスタの段数又はクロック
周波数を変更する等の操作を全く必要としないで所定周
波数信号を得ることができる。
第２図に示すブロック図に戻る。フィルタ回路１０．１
１．１２の各遅延ｆｆ１１／２ （ｄｘ ＋１ ） 。
１．１２の各遅延ｆｆ１１／２ （ｄｘ ＋１ ） 。
１／２ （ｄｙ ＋１）、１／２ Ｃｄｚ ＋１）は第
３図中、一定値発生回路２５の一定値αｉの値を夫々設
定して作られる。この場合、第３図中、信号ＣＡＲは共
通で、一定値発生回路２５の各アンドゲートの入力端子
のＨ，Ｌレベルの組合せを変更するだけで種々のαｉを
得ることができる。入力信号Ｘ（第５図）はフィルタ回
路１０で遅延量１／２ （ｄｘ ＋１ ）を以て遅延さ
れて信号ａ（第５図）とされ、フィルタ回路１１で遅延
量１／２（ｄｙ＋１）を以て遅延されて信号ｂ（第５図
）とされ、フィルタ回路１２で遅延ｆｆ１１／２ （ｄ
ｚ＋１）を以て遅延されて信号Ｃ（第５図）とされる。
３図中、一定値発生回路２５の一定値αｉの値を夫々設
定して作られる。この場合、第３図中、信号ＣＡＲは共
通で、一定値発生回路２５の各アンドゲートの入力端子
のＨ，Ｌレベルの組合せを変更するだけで種々のαｉを
得ることができる。入力信号Ｘ（第５図）はフィルタ回
路１０で遅延量１／２ （ｄｘ ＋１ ）を以て遅延さ
れて信号ａ（第５図）とされ、フィルタ回路１１で遅延
量１／２（ｄｙ＋１）を以て遅延されて信号ｂ（第５図
）とされ、フィルタ回路１２で遅延ｆｆ１１／２ （ｄ
ｚ＋１）を以て遅延されて信号Ｃ（第５図）とされる。
信号ａ、ｂは演算回路１７の加算器３ｏにて加拝されて
信号ｄ（第５図）とされ、一方、入力信号Ｘは演算回路
１７の反転器３１にて反転され、加算器３２にて信号ｄ
と加算されて信号ｅ（第５図）とされる。信号ｅ及び信
号Ｃは加算器３３．１／２減算器３４に供給されて演算
されて信号Ｙ（第５図）とされ、出力される。
信号ｄ（第５図）とされ、一方、入力信号Ｘは演算回路
１７の反転器３１にて反転され、加算器３２にて信号ｄ
と加算されて信号ｅ（第５図）とされる。信号ｅ及び信
号Ｃは加算器３３．１／２減算器３４に供給されて演算
されて信号Ｙ（第５図）とされ、出力される。
三角波入力信＠Ｘはその性質から、一般に、Ｘ（ｔ）
＝Ａ＋ ＣＯ３ωｏ ｔ ＋Ａ３ ＣＯ３３（ｃ）
ｏ ｊ＋Ａｓ ｃｏｓ５ωｏｔ＋・・・ なる奇数倍の高調波成分を含む。本発明では、入力信＠
Ｘは不要周波数成分である高調波を除去され、略正弦波
状の出力信号Ｙとして取出される。
＝Ａ＋ ＣＯ３ωｏ ｔ ＋Ａ３ ＣＯ３３（ｃ）
ｏ ｊ＋Ａｓ ｃｏｓ５ωｏｔ＋・・・ なる奇数倍の高調波成分を含む。本発明では、入力信＠
Ｘは不要周波数成分である高調波を除去され、略正弦波
状の出力信号Ｙとして取出される。
この場合、フィルタ回路１０，１１．１２の各遅延ｍは
入力信号の周波数に応じて可変され、除去する周波数は
入力信号の周波数に追従し、入力信号の周波数特性に応
じた周波数特性を有する出力信号を得ることができる。
入力信号の周波数に応じて可変され、除去する周波数は
入力信号の周波数に追従し、入力信号の周波数特性に応
じた周波数特性を有する出力信号を得ることができる。
なお、フィルタ回路の段数は上記実施例のように３段に
限定されるものではなく、得ようとする周波数特性に応
じて適宜設定する。
限定されるものではなく、得ようとする周波数特性に応
じて適宜設定する。
本発明回路によれば、入力信号を一定値と加算し、その
後これの最大値及び最小値を振幅制限し、その直流レベ
ルを低下するフィルタ回路を並列に接続するだけで所定
周波数成分の信号を得ることができ、これにより、フィ
ルタ回路として超音波遅延線やシフトレジスタ分用いた
従来回路に比して回路を簡単に、安価に構成し得、特に
、入力信号の周波数に追従した周波数特性をもった信号
を得ることができるので、例えばシフトレジスタの段数
又はりＯツク周波数を変更する等の操作を全く必要とし
ないで所定周波数信号を得ることができる等の特長を有
する。
後これの最大値及び最小値を振幅制限し、その直流レベ
ルを低下するフィルタ回路を並列に接続するだけで所定
周波数成分の信号を得ることができ、これにより、フィ
ルタ回路として超音波遅延線やシフトレジスタ分用いた
従来回路に比して回路を簡単に、安価に構成し得、特に
、入力信号の周波数に追従した周波数特性をもった信号
を得ることができるので、例えばシフトレジスタの段数
又はりＯツク周波数を変更する等の操作を全く必要とし
ないで所定周波数信号を得ることができる等の特長を有
する。
第１図は本発明回路の原理ブロック図、第２図は本発明
回路の具体的ブロック図、第３図は本発明回路の一実施
例の要部の回路図、第４図は第３図に示す回路の信号の
タイミングチャート、 第５図は第２図に示すブロック図の信号のタイジングチ
１／−ト、 第６図は従来回路のブロック図、 第７図及び第８図は第６図に示す回路の信号のタイミン
グチャート、 第９図はシフトレジスタの段数を説明する図である。 図において、 １０．１１．１２はフィルタ回路、 １７は演算回路、 ２０は信号入力端子、 ２１．３０．３２．３３は加算回路、 ２２は加算タイミング信号入力端子、 ２５は一定値発生回路、 ２６は最大値振幅制限回路、 ２７は最小値振幅制限回路、 ２８は減算回路（直流レベル調整回路）、２９は出力端
子、 ３１は反転器、 ３４は１／２減衰混である。 本発刈田シ原理７０７２田 第１図 （Ａ）ＣＡＲ 第３図１＝ネオ回岱り４餐号のタハリ“＋Ｐ４第４図
回路の具体的ブロック図、第３図は本発明回路の一実施
例の要部の回路図、第４図は第３図に示す回路の信号の
タイミングチャート、 第５図は第２図に示すブロック図の信号のタイジングチ
１／−ト、 第６図は従来回路のブロック図、 第７図及び第８図は第６図に示す回路の信号のタイミン
グチャート、 第９図はシフトレジスタの段数を説明する図である。 図において、 １０．１１．１２はフィルタ回路、 １７は演算回路、 ２０は信号入力端子、 ２１．３０．３２．３３は加算回路、 ２２は加算タイミング信号入力端子、 ２５は一定値発生回路、 ２６は最大値振幅制限回路、 ２７は最小値振幅制限回路、 ２８は減算回路（直流レベル調整回路）、２９は出力端
子、 ３１は反転器、 ３４は１／２減衰混である。 本発刈田シ原理７０７２田 第１図 （Ａ）ＣＡＲ 第３図１＝ネオ回岱り４餐号のタハリ“＋Ｐ４第４図
Claims (1)
- 【特許請求の範囲】 入力信号（Ｖｉ（ｔ））から所定周波数成分の信号をろ
波する機能をもつ信号処理回路において、所定遅延量（
ｄｉ）に対応した一定値（αｉ）を発生する一定値発生
回路（２５）と、上記入力信号（Ｖｉ（ｔ））の１／２
周期毎に上記入力信号（Ｖｉ（ｔ））に上記一定値（α
ｉ）を加算する加算回路（２１）と、該加算回路（２１
）の出力信号の最大値から所定レベル低下したレベル及
び最小値から所定レベル上昇したレベルを夫々振幅制限
して平坦レベルとする振幅制限回路（２６、２７）と、
該振幅制限回路（２６、２７）の出力信号の直流レベル
を下げる直流レベル調整回路（２８）とよりなるフィル
タ回路を、入力に対して複数個並列に接続されたフィル
タ手段（１０、１１、１２）と、 該フィルタ手段（１０、１１、１２）の出力と上記入力
信号（Ｖｉ（ｔ））とを演算して上記入力信号（Ｖｉ（
ｔ））から所定周波数成分の信号を取出す演算手段（１
７）とよりなることを特徴とする信号処理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27009386A JPS63123211A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
| US07/119,451 US4811260A (en) | 1986-11-13 | 1987-11-10 | Signal processing circuit |
| EP87402560A EP0268532B1 (en) | 1986-11-13 | 1987-11-12 | Signal processing circuit |
| DE3751088T DE3751088T2 (de) | 1986-11-13 | 1987-11-12 | Signalverarbeitungseinrichtung. |
| KR1019870012814A KR900008364B1 (ko) | 1986-11-13 | 1987-11-13 | 신호 처리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27009386A JPS63123211A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63123211A true JPS63123211A (ja) | 1988-05-27 |
| JPH0322092B2 JPH0322092B2 (ja) | 1991-03-26 |
Family
ID=17481433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27009386A Granted JPS63123211A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63123211A (ja) |
-
1986
- 1986-11-13 JP JP27009386A patent/JPS63123211A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322092B2 (ja) | 1991-03-26 |
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