JPH0322289A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナξフク型ＲＡＭ　（ランダム・アク
セス・メモリ）に関し、例えばセンスアンプの増幅信号
を増幅ＭＯＳＦＥＴを通して出力させるというダイレク
トセンス方式のダイナミック型ＲＡＭに利用して有効な
技術に関するものである． 〔従来の技術〕 ＣＭＯＳ構威のセンスアンプを用いたダイナミック型Ｒ
ＡＭの例として、例えば１９８６年ｌ月発行ｒ電子技術
ｊ頁３９〜頁４４がある。

〔発明が解決しようとする課題〕

メモリセルの記憶情報を入出力線に出力するにあたり、
ソース接地ゲート入力の増幅ＭＯＳＦＥＴを設けるとい
う、いわゆるダイレクトセンス方式がある．このような
ダイレクトセンス方式では、入出力線とメモリセルが結
合されたデータ線との間が直流的には分離されているか
ら、入出力線の負荷によるデータ線情報の破壊を考えな
くてよい。

これにより、カラム選択用のスイッチＭＯ　Ｓ　Ｆ　Ｅ
Ｔの動作タイ壽ングを任意にできる。しかしながら、カ
ラム選択タイξングを早くしたとしても、データ線対の
電位差が開くのに時間がかかるため、言い換えるならば
センスアンプにおいてメモリセルから読み出された微小
信号を増幅する時間がかかるために、ダイレクトセンス
方式の特長が十分活用されていないという問題を有する
．この発明の目的は、簡単な構成により高速読み出し動
作と低消費電力化を実現したダイナミック型ＲＡＭを提
供することにある． この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう． 〔課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである．すなわち、Ｃ
ＭＯＳ構或のセンスアンプとそれが結合される相補デー
タ線との間に抵抗手段を設ける。

〔作　用〕 上記した手段によれば、抵抗手段によりセンスアンプの
入出力ノードと、比較的大きな寄生容量を持つデータ線
との間が分離できるから、センスアンプの増幅動作のと
き負荷が軽くなり、動作の高速化と低消費電力化が可能
になる。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の要部回路図が示されている。

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の概略回路図が示されている。同図の各回路素子
は、公知のＣＭＯＳ集積回路の製造技術によって、１個
の単結晶シリコンのような半導体基板上において形威さ
れる。同図において、チャンネル部分（バンクゲート）
に矢印が付加されたＭＯＳＦＥＴはＰチャンネル型であ
る。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形戒される．ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形威されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
威されたポリシリコンからなるようなゲート電極から構
威される。ＰチャンネルＭＯ　Ｓ　Ｆ　ＥＴは、上記半
導体基板表面に形威されたＮ型ウェル領域に形威される
．これによって、半導体基板は、その上に形成された複
数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲーｉ・を
横戒する。Ｎ型ウェル領域は、その上に形威されたＰチ
ャンネルＭＯ　Ｓ　Ｆ　ＥＴのｉ板ゲートを構成する。

ＰチャンネルＭＯＳＦＥＴの基板ゲートすなわちＮ型ウ
ェル領域は、第１図の電源端子Ｖｃｃに結合される。基
板バイアス電圧発生回路ＶＢＧは、その内部の詳細は本
発明に直接関係がないので図示しないが、端子Ｖｃｃ−
Ｖｓｓ間の電圧を動作電圧として受け、周期的な発振パ
ルス信号を形或する発振回路ＯＳＣと、かかる発振パル
スを受けるチャージポンプ回路Ｃ　Ｈ　Ｐとからなる．
チャージボンブ回路ＣＨＰは、図示しないがダイオード
接続された複数のＭＯＳＦＥＴとキャパシタとからなり
、発振パルス信号を受けることによって半導体基板に供
給すべき負のバックバイアス電圧−ｖｂｂを発生する．
これによって、ＮチャンネルＭＯ　Ｓ　Ｆ　ＥＴの基板
ゲートにバックバイアス電圧が加えられることになり、
その結果として、ＮチャンネルＭＯ　Ｓ　Ｆ　ＥＴのソ
ース．ドレインと基板間の寄生容量値が減少させられる
ため回路の高速動作化が図られるとともに、基板に発生
するマイノリティ（少数）キャリアが吸収され、情報記
憶キャパシタに蓄積された情報電荷が失われることが軽
減されるためリフレンシュ周期を長くすることができる
． 集積回路のより具体的な構造は、大まかに説明すると次
のようになる． すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウエ
ル碩域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形威領域、及びＮチャンネル及びＰチャ
ンネルＭＯ　Ｓ　Ｆ　ＥＴのソース、ドレイン及びチャ
ンネル形歳領域（ゲート形或領域）とされた表面部分以
外には、公知の選択酸化法によって形威された比較的厚
い厚さのフィールド絶縁膜が形成されている。キャパシ
タ形戒領域は、特に制限されないが、キャパシタ形Ｉｆ
ｉ．９Ｍ域上には、比較的薄い厚さの絶縁膜（酸化膜）
を介してｉｉｌ目ポリシリコン層が形威されている。ｔ
ｍ目ポリシリコン層は、フィールド絶縁膜上まで延長さ
れている。１層目ポリシリコン層の表面には、それ自体
の熱酸化によって形威された薄い酸化膜が形戒されてい
る．キャパシタ形或領域における半導体基板表面には、
イオン打ち込み法によるＮ型領域が形威されること、又
は所定の電圧が供給されることによってチャンネルが形
威される．これによって、１Ｎ目ポリシリコン層、薄い
絶縁膜及びチャンネル領域からなるキャパシタが形威さ
れる。フィールド酸化膜上の１層目ポリシリコン層は、
１種の配線とみなされる。

チャンネル形或領域上には、薄いゲート酸化膜を介して
ゲート電極とするための２Ｍ目ポリシリコン層が形或さ
れている。この２Ｍ目ポリシリコン層は、フィールド絶
緑膜上及びＩＮ目ポリシリコン層上に延長される．特に
制限されないが、後で説明するメモリアレイにおけるワ
ード線及びダミーワード線は、２層目ポリシリコン層か
ら構威される． フィールド絶縁膜、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形威されて
る． １層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの眉間絶縁膜が形或され、この眉間
絶縁膜上には、アル逅ニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合される．後で説明するメモリアレイにおけ
るデータ線は、特に制限されないが、この眉間絶縁膜上
に延長された導体層から構成される。

眉間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフオスフオシリケートガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている． メモリアレイＭＡＲＹは、特に制限されないが、２交点
（折り返しビット線）方式とされる。第ｌ図には、その
一対の行が具体的に示されている．例示的に示された一
対の平行に配置された相補データ線（ビット線又はディ
ジンＩ−線）ＤＯ．ＤＯに、アドレス選択用ＭＯＳＦＥ
ＴＱｍと情報記憶用キャパシタＣ！Ｉとで構威された複
数のメモリセルのそれぞれの入出力ノードが同図に示す
ように所定の規則性をもって配分されて結合されている
．プリチャージ回路ＰＣは、代表として示されたＭＯＳ
ＦＥ’ｒＱ５ｔ７１ように、相補データ線ＤＯ．ＤＯ間
に設けられたスイッチＭＯＳＦＥＴにより構成される．
ＭＯＳＦＥＴＱ５は、そのゲートにチップ非選択状態に
発生されるブリチャージ信号φｐｃが供給されることに
よって、チップ非選択状態のとき又はメモリセルが選択
状態にされる前にオン状態にされる．これにより、前の
動作サイクルにおいて、後述するセンスアンブＳＡの増
幅動作による相補データ！ＩＤＯ，ＤＯのハイレベルと
ロウレベルを短絡して、相補データｉＤＱ．ＤＯを約Ｖ
ｃｃ／２　（ＨＶＣ）のプリチャージ電圧とする。なお
、特に制限されないが、チップが比較的長い時間非選択
状態に置かれる場合、上記プリチャージレベルは、リー
ク電流等によって低下する。

そこで、この実施例では、スイッチＭＯ　Ｓ　Ｆ　ＥＴ
Ｑ４５及びＱ４５を設けて、ハーフプリチャージ電圧Ｈ
ＶＣを供給するようにする。このハーフプリチャージ電
圧ＨＶＣを形威する電圧発生回路ＨＬＶＧは、その具体
的回路は図示しないが、上記リーク電流等を補うよう比
較的小さな電流供給能力しか持たないようにされる。こ
れによって、消費電力が増大するのを抑えている。

ＲＡＭのチップ非選択状態等により上記プリチャージＭ
ＯＳＦＥＴＱ５等がオン状態にされる前に、上記センス
アンプＳＡは非動作状態にされる．これにより、上記相
補データ線Ｄｏ．Ｄｏはハイインピーダンス状態でハイ
レベルとロウレベルを保持するものとなっている。また
、ＲＡＭが動作状態にされると、センスアンプＳＡが動
作状態にされる前に上記プリチャージＭＯＳＦＥＴＱ５
、Ｑ４５及びＱ４６等はオフ状態にされる。これにより
、相補データ線ＤＯ，Ｄｏは、ハイインピ−ダンス状態
で上記ハーフプリチャージレベルを保持するものである
。

このようなハーフプリチャージ方式にあっては、相補デ
ータ線ＤＯ．ＤＯのハイレベルとロウレベルを単に短絡
して形威するものであるので、低消費電力化が図られる
．また、センスアンプＳＡの増幅動作におてい、上記プ
リチャージレベルを中心として相補データ線ＤＯ．ＤＯ
がハイレベルとロウレベルのようにコモンモードで変化
するので、容量カップリングにより発生するノイズレベ
ルを低減できるものとなる． センスアンプＳＡは、その単位回路が例示的に示されて
おり、ＰチャンネルＭＯＳＦＢ’Ｔ’Ｑ７，Ｑ９と、Ｎ
チャンネルＭＯＳＦＥＴＱ６，ＱＢとからなるＣＭＯＳ
ラッチ回路で構威され、その一対の入出力ノードは、抵
抗回路Ｒを介して対応する相補データ線に接続される．
同図においては、その１つの回路が代表として例示的に
示されており、後述するような高速動作化と低消費電力
化のために上記抵抗回路Ｒを構威するＭＯ　Ｓ　Ｆ　Ｅ
ＴＱ６６とＱ６７を通して上記相補データ線ＤＯ．ＤＯ
に結合されている。抵抗回路Ｒを構威するＭＯＳＦＥＴ
Ｑ６６とＱ６７ゲートには、これらのＭＯＳＦＥＴＱ６
６とＱ６７等を定常的にオン状態にさせるバイアス電圧
ＶＧが供給される．上記ＭＯＳＦＢＴＱ６６，Ｑ６７は
、メモリセルから読み出された読み出し電圧をセンスア
ンプＳＡに伝達するとともに、センスアンプＳＡの動作
によって充分なレベルにされたハイレベル、ロウレベル
の信号が再び相補データ線を介してメモリセルに供給さ
れるよう、センスアンブＳＡによって決定される信号に
対してオン状態にされることが望ましい．そこで、ＭＯ
ＳＦＥＴＱ６６．Ｑ６７のゲートに加えられるバイアス
電圧ＶＧは、少なくともセンスアンプＳＡが動作された
タイξングにおいてＶｃｃ＋Ｖｔｈ（但しｖｔｈは、Ｍ
ＯＳＦＥＴＱ６６．Ｑ６７のしきい値電圧）以上のレベ
ルにされる． この実施例において、バイアス電圧ＶＧは、特に制限さ
れないが、定常的ないし直流的な電圧とされる．電圧発
生回路ＨＶＧは、図示しないブートストラップ用容量、
及び整流ダイオード接続のＭＯＳＦＥＴとを備え、発振
回路ＯＳＣからの発振パルスを受けることによってＶｃ
ｃ＋ＶＬｈ以上のレベルのバイアス電圧ｖＧを形威する
．上記センスアンプを構或する単位のＣＭＯＳラッチ回
路には、特に！１１阻されないが、並列形態のＰチャン
ネルＭＯＳＦＥＴＱ１２，Ｑ１３を通して電源電圧Ｖｃ
ｃが供給され、並列形態のＮチャンネルＭＯＳＦＥＴＱ
Ｉ　Ｏ，Ｑｌ　１を通して回路の接地電圧ＶＳＳが供給
される。これらのパワースイッチＭＯＳＦＥＴＱＩ　Ｏ
，Ｑｌ　１及びＭＯＳＦＥＴＱｌ２，Ｑ１３は、同じメ
モリアレイ内の他の同様な行に設けられたラッチ回路（
単位回路〉に対して共通に用いられる。言い換えるなら
ば、同じメモリアレイ内のラッチ回路におけるＰチャン
ネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとはそれ
ぞれそのソースＰＳ及びＳＮが共通接続される． 上記ＭＯＳＦＥＴＱＩＯ．Ｑ１２のゲートには、動作サ
イクルではセンスアンプＳＡを活性化させる相補タイａ
ングパルスφｐａｌ　．　　φｐａｌが印加され、ＭＯ
ＳＦＥＴＱＩ　１，Ｑｌ　３のゲートには、上記タイξ
ングバルスφｐａｌ　，　　φｐａｌより遅れた、相補
タイ亀ングバルスφｐａ２　，　　φｐａ２が印加され
る．このようにすることによって、センスアンブＳＡの
動作は２段階に分けられる．タイ藁ングバルスφｐａｌ
，φｐａｌが発生されたとき、すなわち第ｌ段階におい
ては、比較的小さいコンダクタンスを持つＭＯＳＦＥＴ
ＱＩＯ及びＱ１２による電流制限作用によってメモリセ
ルからの一対のデータ線間に与えられた微小読み出し電
圧は、不所望なレベル変動を受けることなく増幅される
。上記センスアンプＳＡでの増幅動作によって、その人
出カノードの電位差が大きくされた後、タイξングバル
スφｐａ２＋φｐａ２が発生されると、すなわち第２段
階に入ると、比較的大きなコンダクタンスを持つＭＯＳ
ＦＥＴＱＩ　１，Ｑｌ　３がオン状態にされる．センス
アンプＳＡの増幅動作は、ＭＯＳＦＥＴＱＩ　ｌ．Ｑｌ
　３がオン状態にされることによって速くされる。

ロウデコーダＲ−ＤＣＲは、ロウアドレスバフツアＲ−
ＡＤＨから供給されるアドレス信号ａＯ〜ａｍを解読し
て、図示しないワード線選択タイミング信号φＸに同期
してワード線の選択動作を行う．特に制限されないが、
上記ワード線には、その遠端側（デコーダ側と反対側の
端）には、スイッチＭＯＳＦＥＴＱが設けられる．これ
らのＭＯＳＦＥＴＱ３８〜Ｑ４１のゲートには、非選択
のワード線に対応してハイレベルにされるタイミング信
号ｗｃｏｏ〜−Ｃｌｌが供給される．これによって、非
選択のワード線を回路の接地電位に固定でき、ワード線
相互の容量結合によって非選択のワード線が選択ワード
線の立ち上がりに応じて中間電位に持ち上がってしまう
ことを防止できる。

上記センスアンプＳＡを構或する単位回路の入出力ノー
ドは、増幅ＭＯＳＦＥＴＱ６　０，Ｑ６　１のゲートに
接続される。これら増幅ＭＯＳＦＥＴＱ６１，Ｑ６０の
ソースは接地電位に結合される。

そして、そのドレインは読み出し用のカラムスイッチＲ
ＷＣを構成するスイッチＭＯＳＦＥＴＱ６３及びＱ６２
を介して、読み出し用の共通データｇＲＣＤ．ＲＣＤに
接続させる。この場合、上記ＭＯＳＦＥＴＱ６０とＱ６
１は、反転増幅動作を行うため、非反転のデータ線ＤＯ
に対応されたＭＯＳＦＥＴＱ６１のドレイン出力は、カ
ラムスイッチＭＯＳＦＥＴＱ６　３を通して反転の読み
出し用の共通データ線ＲＣＤに結合され、反転のデータ
ｖＡＤＯに対応さ，ｆ’ＬたＭＯＳＦＥＴＱ６　０（７
）ドレイン出力は、カラムスイッチＭＯＳＦＥＴＱ６２
を通して非反転の読み出し用の共通データ線ＲＣＤに結
合される．この読み出し用の共通データ線ＲＣＤ，ＲＣ
Ｄは、メイアンブＭＡの入力に伝えられる。

この実施例では、特に制限されないが、書き込み用の共
通データ線ＷＣＤ．ＷＣＤが独立して設けられ、書き込
み用カラムスイッチ回路ＷＣＷを構威するスイッチＭＯ
ＳＦＥＴＱ６　４、Ｑ６５を介して上記相補データ線Ｄ
Ｏ，Ｄｏに結合される。

上記書き込み用の共通データ線ＷＣＤ，ＷＣＤは、デー
タ入カバフファＤＩＢの出力端子が結合される。

上記のように読み出し用及び書き込み用のカラムスイン
チＲＷＣ，ＷＣＷが設けられることに対応して、カラム
デコーダＣ−ＤＣＲは、一対の相補データ線Ｄｏ，ＤＯ
等に対応して読み出し用のカラム選択線ＲＹＳと書き込
み用のカラム選択線ｗｙｓを持つようにされる． 読み出し動作モードにおいて、カラムデコーダＣ−ＤＣ
Ｒは、供給されたカラム系のアドレス信号を解読して、
データ線選択タイξング信号φｙに応じて１つのカラム
選択線ＲＹＳを選択状態にする。この場合、上記タイミ
ング信号φｙは、早いタイミングで発生される．すなわ
ち、センスアンプＳＡの増幅動作の完了を待つまでもな
く、カラム系のアドレス信号の取り込みに応じて上記タ
イえング信号φｙが発生される．このようにカラム系の
選択動作を早くしても、上記相補データ線ＤＯ，ＤＯ等
と読み出し用の共通相補データＩＲＣＤ，ＲＣＤとは増
幅ＭＯＳＦＥＴＱ６　０．．Ｑ６１等によって直流的に
分離されているから問題ない。そして、上記センスアン
プＳＡの増幅動作に従った増幅信号は、上記ＭＯＳＦＥ
ＴＱ６０，Ｑ６１によって更に増幅されて上記読み出し
用の共通相補データ線ＲＣＤ，ＲＣＤに伝えられるから
高速読み出しが可能になる。

この実施例では、センスアンプの入出力ノードと相補デ
ータ線ＤＯ，ＤＯ等の間には、そのゲートに電圧ＶＣが
定常的に与えられることによって抵抗素子として作用す
るＭＯＳＦＥＴＱ６６とＱ６７により交流的に分離でき
る。すなわち、センスアンプの人出力ノードに対して、
多数のメモリセルが結合されることによって比較的大き
な寄生容量を持つようにされた相補データ４’ｉＤＯ，
Ｄｏを、上記抵抗素子と作用するＭＯＳＦＥＴＱ６６と
Ｑ６７を設けることによって交流的に分離できる。これ
により、センスアンブＳＡはタイミングバルスφｐａＯ
．ｐａｌ等により活性化されたとき、その入出力ノード
における極く小さな容量値しか持たない寄生容量に対し
てディスチャージあるはチヤージアップさせるだけでよ
い。これにより、その増幅出力信号は高速にハイレベル
とロウレベルに拡大し、データ線ＤＯとＤＯが選択され
るとき、増幅ＭＯＳＦＥＴＱ６０とＱ６１及びカラムス
イッチＭＯＳＦＥＴＱ６２，Ｑ６３を通して読み出し用
の共通データ線ＲＣＤ．ＲＣＤに伝えられる。

上記センスアンブＳＡの増幅動作において、上記負荷が
軽くなることに応じて、センスアンプの動作電流を小さ
くすることができる。この結果、センスアンプの増幅動
作開始時において、電源電圧と接地電位間に流れる直流
電流を小さくすることができるゆこれにより、センスア
ンブのの増幅タイξングにおいて電源線や接地締に発生
するノイズレベルを低減でき、動作マージンの向上を図
ることができる． 上記相補データ線ＤＯ，ＤＯの電位差は、上記センスア
ンプの増幅出力が上記抵抗素子としてのＭＯＳＦＥＴＱ
６６とＱ６７とを通して伝えられるためゆるやかに拡大
し、最終的にはハイレベルとロウレベルになるやこのハ
イレベル又はロウレベルは選択されているメモリセルに
再書き込みされる．これにより、ワード線の選択動作に
よってメモリセルの情報記憶用キャパシタの失われかか
った記憶電荷が回復される。

このとき、上記抵抗素子として作用するＭＯＳＦＥＴＱ
６　６とＱ６７のゲートに供給される電圧■Ｇは、前述
のように上記遅くともメモリセルへのりライト動作を行
うときに電源電圧Ｖｃｃ以上の高レベルにされた昇圧電
圧にされる．これにより、センスアンプにより増幅した
ハイレベルが相補データＩＤＯ又はＤＯに対してレベル
損失なく伝えることができる．抵抗素子としてＰチャ〉
ＩネルＭＯＳＦＥＴとＮチャンネルＭＯ　Ｓ　Ｆ　ＥＴ
とを並列接続したものを用いれば、上記のような昇圧電
圧を不要にできる． 書き込みモードでは、カラムデコーダＣ−ＤＣＲは、書
き込み用のカラム選択線ｗｙｓを選択する．これにより
、書き込み用の共通データ線ＷＣＤ，ＷＣＤを通した書
き込み信号は、上記力ラム選択線ＷＹＳの選択レベルに
応じたオン状態にされるカラムスイッチ回路ＷＣＷを構
或するスイッチＭＯＳＦＥＴＱ６４，Ｑ６５等を介して
相補データ線Ｄｏ，ＤＯ等に伝えられ、選択されたメモ
リセルに書き込みがなされる。この実施例では、上記抵
抗素子として作用するＭＯＳＦＥＴＱ６　６，Ｑ６７を
通さないで直接相補データ線Ｄｏ，ＤＯ等に書き込み信
号を伝える構成を採るものであるため、比較的小さな掌
流により高速に書き込みを行うことができる。

ロウアドレスバッファＲ−ＡＤＢは、外部端子から供給
されたロウアドレスストローブ信号ＲＡＳに基づいて後
述するタイミング発生回路ＴＧにより形威されたタイξ
ング信号（図示せず）により動作状態にされ、その動作
状態において上記ロウアドレスストローブ信号ＲＡＳに
同期して外部端子から供給されたアドレス信号ＡＯ−Ａ
ｍを取り込み、それを保持するととに内部相補アドレス
信号ａＯ〜ａｍを形或して上記ロウアドレスデコーダＲ
−ＤＣＲ１及びＲ−ＤＣＲ２に伝える。ここで、上記外
部端子から供給されたアドレス信号ＡＯと同相の内部ア
ドレス信号と逆相の内部アドレス信号とを合わせて相補
アドレス信号ａＯとするものである。（以下、同じ）．
ロウアドレスデコーダＲ−ＤＣＲは、上述のように上記
相補アドレス信号ａＯ〜ａｍを解読して、ワード線選択
タイ藁ング信号φＸに同期してワード線の選択動作を行
う． 一方、カラムアドレスバッツァＣ−ＡＤＢは、外部端子
から供給されたカラムアドレスストｏ　−ブ信号ＣＡＳ
に基づいて後述するタイξング発生回路ＴＧにより形威
されたタイもング信号（図示せず）により動作状態にさ
れ、その動作状態において上記力ラムアドレスストロー
ブ信号ＣＡＳに同期して外部端子から供給されたアドレ
ス信号ＡＯ〜Ａｎを取り込み、それを保持するととに内
部相補アドレス信号ａＯ〜ａｎを形威してカラムアドレ
スデコーダＣ−ＯＣＲに伝える． カラムデコーダＣ−ＤＣＲは、基本的には上記アドレス
デコーダＲ−ＤＣＲ２と類似のアドレスデコーダ回路に
より構或され、カラムアドレスバソファＣ−ＡＤＨから
供給される相補アドレス信号ａＯ〜ａｎを解読してデー
タ線選択タイξング信号φｙに同期し、その動作モード
に応じて読み出し又は書き込み用の上記カラムスイッチ
に供給すべき選択信号を形成する。

なお、同図においては、ロウアドレスバッファＲ−ＡＤ
ＢとカラムアドレスバッツァＣ−ＡＤＢを合わせてアド
レスバソファＲ，Ｃ−ＡＤＢのように表している。

上記読み出し用の共通データ線ＲＣＤ，ＲＣＤ間には、
上記同様なプリチャージ回路を構或するＮチャンネル型
のブリチャージＭＯＳＦＥＴＱ４４が設けられている。

この共通データ線ＲＣＤ，ＲＣＤには、上記単位のセン
スアンプＵＳＡと同様な回路ｆｌｌＩ或のメインアンプ
ＭＡの一対の入出力ノードが結合されている。上記メイ
ンアンプＭＡの出力ノードＭＯ，ＭＯの出力信号は、デ
ータ出力バソファＤＯＢを介して外部端子Ｄｏｕｔへ送
出される．読み出し動作ならば、データ出力バフファＤ
ＯＢはそのタイξング信号φｒＩ１によって動作状態に
され、このとき動作状態にされるメインアンプＭＡの出
力信号を増幅して外部端子Ｄｏｕｔから送出する。書込
み動作なら、上記タイミング信号φｒ一によってデータ
出力バフファＤＯＢの出力（Ｄｏｕｔ　）はハイインピ
ーダンス状態される。

上記書き込み用の共通データ線ＷＣＤ．ＷＣＤは、デー
タ入力バンファＤＩＢの出力端子に結合される．書込み
動作ならば、データ入力バソファＤＩＢは、そのタイξ
ング信号φｒ一によって動作状態にされ、外部端子Ｄｉ
ｎから供給された書込み信号に従った相補書込み信号を
上記共通データ線ＷＣＤ，ＷＣＤに伝えることにより、
選択されたデータ線に結合されているメモリセルへの書
込みが行われる。なお、読み出し動作なら、上記タイξ
ング信号φｒｗによってデータ入カバッファＤｒＢの出
力はハイインピーダンス状態にされる。

上記のようにアドレス選択用ＭＯ　Ｓ　Ｆ　ＥＴＱｍと
情報記憶用キャパシタＣａとからなるダイナミック型メ
モリセルへの書込み動作において、情報記憶用キャパシ
タＣｓにフルライトを行うため、言い換えるならば、ア
ドレス選択用ＭＯＳＦＥＴＱｍ等のしきい値電圧により
情報記憶用キャパシ９Ｃｓへの書込みハイレベルのレベ
ル損失が生じないようにするため、ワード線選択タイミ
ング信号φκ゜によって起動されるワード線ブートスト
ラップ回路ＢＳＴが設けられる．このワード線ブートス
トラップ回路ＢＳＴは、ワード線選択タイξング債号φ
κ゜とその遅延信号を用いて、ワード線選択タイミング
信号φＸのハイレベルを電源電圧Ｖｃｃ以上の高レベル
とする。

上述した各種タイξング信号は、タイミング発生回路Ｔ
Ｇにより形或される。タイミング発生回路ＴＯは、上記
代表とレて示された主要なタイξング信号等を形或する
。すなわち、このタイξング発生回路ＴＧは，．外部端
子から供給されたアドレスストローブ信号Ｒ　Ａ　Ｓ及
びＣＡＳと、ライトイネーブル信号ＷＥを受けて、上記
一連の各種タイ漬ングパルスを形或する。

回路記号ＲＥＦＣで示されているのは、自動リフレフシ
１回路であり、リフレッシュアドレスカウンタ等を含ん
でいる．この自動リフレッシュ回路ＲＥＦＣは、特に制
限されないが、アドレストスロープ信号ＲＡＳとＣＡＳ
を受ける論理回路により、ロウアドレスストローブ信号
ＲＡＳがロウレベルにされる前にカラムアドレスストロ
ープ信号ＣＡＳがロウレベルにされたとき、それをリフ
レッシュモードとして判定し、上記ロウアドレスストロ
ーブ信号ＲＡＳをクロックとするアドレスカウンタ回路
により形威されたリフレッシュアドレス信号ａＱ’　〜
ａｍ’　を送出させる。このリフレッシュアドレス信号
ａＱｌ　〜ａｍ″　は、マルチプレクサ機能を持つ上記
ロウアドレスバンファＲ−ＡＤＢを介してロウアドレス
デコーダ回路Ｒ−ＯＣＲに伝えられる．このため、リフ
レ，シュ制御回路ＲＥＦＣは、リフレッシュモードのと
き、上記アドレスバソファＲ−ＡＤＢの切り換えを行う
制ａｌｌ信号を発生させる（図示せず〉。これによって
、リフレンシュアドレス信号ａＯ゛〜ａｍ’に対応され
た一本のワード線選択によるリフレッシュ動作が実行さ
れる（ＣＡＳビフォヮーＲＡＳリフレッシュ）。

第２図には、この発明に係るダイナミック型ＲＡＭの他
の一実施例の要部回路図が示されている。

同図の実施例では、センスアンプの入出力ノードと相捕
データｌａＤｏ，Ｄｏとの間には、抵抗素子が設けられ
る．この抵抗素子としては、拡散抵抗あるいはポリシリ
コン抵抗等が用いられる．上記の実施例から得られる作
用効果は、下記の通りである．すなわち、 （１）　Ｃ　Ｍ　Ｏ　Ｓ構成のセンスアンプとそれが結
合される相補データ線との間に抵抗手段を設けてセンス
アンプの入出力ノードと、比較的大きな寄生容量を持つ
データ線との間を交流的に分離することよより、センス
アンプの増幅動作のとき負荷が軽くなり、増幅動作の高
速化と低消費電力化が可能になるという効果が得られる
。

（２）ダイレクトセンス方式に、この発明を適用するこ
とよって、ダイレクトセンス方式の特長を最大限活用で
きるから、高速読み出しを実現できるという効果が得ら
れる． （３）上記（１）により、センスアンプの動作電流を小
さくできるから、センスアンプの動作開始時にセンスア
ンプを通して流れる直流電流（貫通電流）を小さくでき
る．これにより、センスアンプの動作時における電源線
に発生するノイズレベルを小さくすることができ、動作
マージンの向上を実現できるという効果が得られる． 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない．例えば、書き込み用の
カラムスイッチは、センスアンプの人出力ノードに接続
させるという構威を採ってもよい。この場合には、抵抗
手段を介して相補データ線に書き込み信号が伝えられ。

書き込み信号は、信号レベルが太きいくそれに要する時
間は極短いから、上記のような抵抗手段を介して書き込
み信号を伝える構或としても問題ない．このような構成
を採ることによって、共通データ線を読み出し用と書き
込み用とを隣接して配置できる．また、共通データ線は
、読み出し用と書き込み用の入出力線とするものであっ
てもよい．この４′Ｎ戒では、センスアンプの入出力ノ
ードは、カラムスイッチＭＯＳＦＥＴを介して上記入出
力線に接続される構或となる．このようなダイレクトセ
ンス方式を採らない場合でも、上記のような抵抗手段の
挿入によってセンスアンプの増幅動作が早くできるから
、その分カラム選択タイξングを早くでき、これに応じ
て読み出し動作の高速化が達或できるものである。

上記のようなダイレクトセンス方式においては、Ｙ系の
選択タイξングを早くすることに意義が生じるから、よ
りいっそうの高速化のためにＸアドレス信号とＹアドレ
スとを独立した端子から供給する構成を採るものであっ
てもよい。すなわち、いわゆる擬似スタティック型ＲＡ
Ｍにも同様に適用することでできるものである。抵抗回
路Ｒのためのバイアス電圧ＶＧは、実施例のような直流
的な電圧でなくても良い。バイアス電圧ＶＣは、例えば
外部制御信号ＲＡＳにもとづいて、タイξング信号φｐ
ａよりも前にはＶＱボルトからハイレベルに変化され、
メモリアクセスの終了（ＲＡＳのハイレベルへの変化）
によって再び０ボルトにもどされるような信号とされて
もよい。抵抗回路Ｒは、ＮチャンネルＭＯ　Ｓ　Ｆ　Ｅ
Ｔ代えてＰチャンネルＭＯＳＦＥＴにされても良い。こ
の場合は、バイアス電圧ｖＧは、ブートストラップ回路
無しで形威することができる。

この発明は、ダイナ逅フク型ＲＡＭの他、上記のような
擬似スタティック型ＲＡＭ、画像用等のランダム入出力
機能とシリアル入出力機能、あるいはシリアル入出力機
能を備えたビディオ用ＲＡＭ等のようにダイナξンク型
メモリセルとＣＭＯＳＦｌｔ戒のセンスアンプを用いた
広い意味でのダイナ壽ツク型ＲＡＭに広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を酊単に説明すれば、下記の通りである
．すなわち、ＣＭＯＳ構或のセンスアンプとそれが結合
される相補データ線との間に抵抗手段を設けてセンスア
ンプの入出力ノードと、比較的大きな寄生容量を持つデ
ータ線との間を交流的に分離することよより、センスア
ンプの増幅動作のとき負荷が軽くなり、増幅動作の高速
化と低消費電力化が可能になる。

【図面の簡単な説明】

第ｌ図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示す回路図、 第２図は、この発明に係るダイナミック型ＲＡＭの他の
一実施例を示す要部回路図である。 ＭＡＲＹ・・メモリアレイ、ＰＣ・・プリチャージ回路
、ＳＡ・・センスアンプ、ＲＷＣ・・読み出し用カラム
スイッチ回路、ＷＣＷ・・書き込み用カラムスイッチ回
路、ＭＡ・・メインアンプ、Ｒ・・抵抗回路、Ｒ，Ｃ−
ＡＤＢ・・アドレスバッファ、Ｒ−ＤＣＲ・・ロウアド
レスデコーダ、Ｃ−ＤＣＲ・・カラムアドレスデコーダ
、ＴＧ・・タイξング発生回路、ＲＥＦＣ・・自動リフ
レソシュ回路、ＤＯＢ・・データ出力バソファ、ＤＩＲ
・・データ人カバッファ、ＶＢＧ・・基板バィアス発生
回路、ＯＳＣ・・発振回路、ＣＨＰ・・チャージポンプ
回路、ＨＬＶＧ，ＨＶＧ・・電圧発生回路

Claims (1)

1. 【特許請求の範囲】 １、ＣＭＯＳ構成のセンスアンプとそれが結合される相
   補データ線との間に抵抗手段を設けたことを特徴とする
   ダイナミック型ＲＡＭ。 ２、上記抵抗手段は、ＭＯＳＦＥＴからなるものである
   ことを特徴とする特許請求の範囲第１項記載のダイナミ
   ック型ＲＡＭ。 ３、上記センスアンプの増幅信号は、ソース接地ゲート
   入力の増幅ＭＯＳＦＥＴ及び読み出し用カラムスイッチ
   回路を通して読み出し用の共通データ線に伝えられるも
   のであることを特徴とする特許請求の範囲第１又は第２
   項記載のダイナミック型ＲＡＭ。