JPH03224199A

JPH03224199A - 半導体集積回路装置

Info

Publication number: JPH03224199A
Application number: JP2018387A
Authority: JP
Inventors: Kayoko Kono; 江野　佳代子; Shuichi Miyaoka; 修一宮岡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-01-29
Filing date: 1990-01-29
Publication date: 1991-10-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体集積回路装置に関するもので、例え
ば、バイポーラ・ＣＭＯＳ（以下、Ｂｉ・ＣＭＯ５と略
称する）型ＲＡＭ　（ランダムアクセスメモリ）等に利
用して特に有効な技術に関するものである。

〔従来の技術〕ＭＯＳＦＥＴ　（金属酸化物半導体型電界効果トランジ
スタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート
型電界効果トランジスタの総称とする）を基本構成とす
るスタティック型メモリセルが格子状に配置されてなる
メモリアレイと、バイポーラトランジスタ（以下、単に
トランジスタと称す）を基本構成とするＥ　ＣＬ　（Ｅ
ｍｉｔｔｅｒ　　Ｃｏ。

ｐｌｅｄ　　Ｌ　ｏｇｉｃ）回路やＣＭＯ５（相補型Ｍ
Ｏ３ＦＥＴ）回路あるいはこれらが組み合わされてなる
Ｂｌ−ＣＭＯ８複合回路等によって構成される周辺回路
とを具備し、動作の高速化と素子の高集積化をあわせて
図ったＢ１−ＣＭＯＳ型ＲＡＭがある。１３ｉ・ＣＭＯ
Ｓ型ＲＡＭは、通常、ＥＣＬレヘレベ適合しうるインタ
フェース条件を有し、その周辺回路では、消費電力や動
作速度等を総合的に評価しながら、上記ＥＣＬ回路又は
０Ｍ０３回路あるいはＢ１・ＣＭＯＳ複合回路の使い分
けが行われる。

Ｂｉ・ＣＭＯＳ型ＲＡＭについては、例えば、１９８８
年２月１８日イ寸、「アイ・ニス・ニス・シー・シー　
（ＩＳＳＣＣ）ダイジェスト　オブテクニカル　ベーバ
ーズ（Ｄ　ｉｇｅｓｔ　Ｏｆ　Ｔｅｃｈｎｉｃａｌ　　
Ｐａｐｅｒｓ　）　５ＥＳＳＩＯＮ　Ｘｎ１Ｊ第１８４
頁〜第１８５頁に記載されている。

〔発明が解決しようとする課題〕

第９図には、この発明に先立って本願発明者等が開発し
た１３ｉ・ＣＭＯＳ型ＲＡＭのＸアドレスバフファＸＢ
Ｉの回路図が例示されている。同図において、Ｘアドレ
スハフファＸＢＩは、外部端子ＡＯ−Ａ２に対応して設
けられる３個の電流スイッチ回路Ｃ８１〜Ｃ３３と、こ
れらの電流スイッチ回路の相補出力信号を受ける３対の
レベル変換回路ＬＣ１及びＬＣ２ないしＬＣ５及びＬＣ
６を備える。外部端子ＡＯ〜Ａ２を介して供給されるＥ
ＣＬレベルのアドレス信号ＡＯ〜Ａ２は、Ｘアドレスバ
ッファＸＢＩの対応する電流スイッチ回路に入力された
後、対応するレベル変換回路によりＭＯＳレヘレベ相補
内部アドレス信号ａＱ〜ａ２（ここで、例えば非反転内
部アドレス信号ａ０及び反転内部アドレス信号ａＯをあ
わせて相補内部アドレス信号ａＯのように表す。以下、
相補信号について同様）とされる。

相補内部アドレス信号！０〜ａ２は、第５図に示される
ように、例えば３人力のＢ１−ＣＭＯＳナントゲート回
路ＢＮＡＩ−ＢＮＡ３を含むＸプリデコーダＰＸＤ　１
に供給され、これによってその出力信号すなわちプリデ
コード信号Ｘ１０〜Ｘ１７が択一的にロウレベルとされ
る。これらのプリデコード信号は、第６図に示されるよ
うに、ＸプリデコーダＰＸＤ２から供給されるプリデコ
ード信号Ｘ２Ｏ−Ｘ２７とともに、例えば２人力のＢ１
−ＣＭＯＳノアゲート回路ＢＮ０１〜ＢＮＯ３を含むＸ
アドレスデコーダＸＤに所定の組み合わせで供給され、
これによってメモリアレイＭＡＲＹのワード線ＷＯ〜Ｗ
６３が択一的にハイレベルの選択状態とされる。

ところが、上記のようなり　ｉ　・ＣＭＯＳ型ＲＡＭで
は、特に電源投入初期において次のような問題点が生し
ることが、本願発明者等によって明らかとなった。すな
わち、Ｂｉ・ＣＭＯＳ型ＲＡＭのＸアドレスバッファＸ
ＢＩ等を構成する電流スイッチ回路Ｃ３Ｉ〜Ｃ５３は、
第９図に例示されるように、所定の定電圧１．５　Ｖ　
ＢＥを受けるトランジスタＴ４とエミッタ負荷抵抗Ｒ３
とからなる定電流源をそれぞれ含む。

上記定電圧１．５　Ｖ　ＢＥは、Ｂ１・ＣＭＯＳ型ＲＡ
Ｍの電源電圧が安定した時点では、所望の電位に安定化
されるが、例えば電源投入初期等において回路の電源電
圧の絶対値が所定の値に達しない時点では、定電流源を
正常に機能させるに至らない小さな値となり、上記定電
流源を構成するトランジスタＴ４が実質的にカントオフ
状態となる。このため、電流スイッチ回路Ｃ３Ｉ〜Ｃ３
３の反転出力ノードｎ１及び非反転出力ノードｎ２がと
もに−ＶＢＥ（ここで、ＶＢＥは、バイポーラトランジ
スタのベース・エミンタ電圧を示す）のようなハイレベ
ルとなり、これによってレベル変換回路ＬＣ１〜ＬＣ６
の出力信号すなわち相補内部アドレス信号土０〜１２の
非反転及び反転信号がともに中間レベルとなる。したが
って、Ｘプリデコード信号Ｄ　１及びＰＸＤ２の出力信
号すなわちプリデコード信号Ｘｌ０−Ｘ１７及びＸ２０
〜Ｘ２７が一斉にロウレベルとなり、メモリアレイＭＡ
ＲＹのすべてのワード線ＷＯ〜Ｗ６３が全選択状態とさ
れる。その結果、制限を超える大きな動作電流が一時的
に流され、Ｂ　ｉ　−ＣＭＯＳ型ＲＡＭの電源系統に異
常を来すおそれがある。

この発明の目的は、Ｂｌ−ＣＭＯ８型ＲＡＭ等の電源電
圧不安定時における動作の安定化を図ることにある。こ
の発明の他の目的は、１３ｉ−ｃＭＯＳ型ＲＡＭ等の電
源投入初期等における動作電流の異常増大を防止し、そ
の電源系統を保護することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

Ｃ課題を解決するための手段〕本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、電流スイッチ回路及びレベル変換回路を含む
Ｘアドレスバッファを備えた１３ｉ−ＣＭＯ５型ＲＡＭ
等に、電源電圧に対して上記電流スイッチ回路と同様な
動作特性を有しかつ電源電圧の絶対値が所定の値に達し
ないときその出力信号を選択的に有効とする電源電圧検
出回路と、上記電源電圧検出回路の出力信号に従って選
択的にオン状態とされ上記レベル変換回路の出力信号を
強制的にロウレベル又はハイレベルに固定するプルダウ
ン又はプルアンプＭＯ３ＦＥＴとを設けるものである。

〔作　用〕上記した手段によれば、電源投入初期等において電源電
圧の絶対値が所定の値に達せず上記Ｘアドレスバッファ
等の電流スイッチ回路が正常に動作しない場合でも、レ
ベル変換回路の出力信号を強制的にロウレベル又はハイ
レベルに固定し、ワード線が全選択状態とされるのを防
止することができる。その結果、電源電圧不安定時にお
けるＢ１・ＣＭＯＳ型ＲＡＭ等の動作を安定化し、動作
電流の異常増大を防止して、その電源系統を保護するこ
とができる。

〔実施例〕

第８図には、この発明が通用されたＢｉ−ＣＭＯ５型Ｒ
ＡＭの一実施例のブロック図が示されている。また、第
１図には、第８図のＢｉ−ＣＭＯ５型ＲＡＭのＸアドレ
スハフファＸＢＩの一実施例の回路図が示され、第２図
及び第３図には、電源電圧検出回路ＶＣＬ及び定電圧発
生回路ＶＲＦの一実施例の回路図がそれぞれ示されてい
る。さらに、第５図及び第６図ならびに第７図には、第
８図のＢｉ・ＣＭＯＳ型ＲＡＭのＸプリデコーダＰＸＤ
Ｉ及びＸアドレスデコーダＸＤならびにメモリアレイＭ
ＡＲＹの一実施例の回路図がそれぞれ示されている。こ
れらの図をもとに、この実施例の１３４−ｃＭＯｓ型Ｒ
ＡＭの構成と動作の概要ならびにその特徴について説明
する。なお、第１図ないし第３図及び第５図ないし第７
図の各回路素子ならびに第８図の各ブロックを構成する
回路素子は、公知の半導体集積回路の製造技術によって
、特に制限されないが、単結晶シリコンのような１個の
半導体基板上において形成される。以下の図において、
チャンネル（バックゲート）部に矢印が付加されるＭＯ
ＳＦＥＴはＰチャンネル型であり、矢印の付加されない
ＮチャンネルＭＯ３ＦＥＴと区別して示される。また、
図示されるバイポーラトランジスタは、特に制限されな
いが、すべてＮＰＮ型トランジスタである。

第８図において、この実施例のＢｉ・ＣＭＯＳ型Ｏ３Ｍ
は、特に制限されないが、外部から起動制御信号として
供給されるチップ選択信号Ｃ５に従って選択的に動作状
態とされ、ライトイネーブル信号ＷＥに従って選択的に
その動作モードが指定される。Ｂｉ・ＣＭＯＳ型Ｏ３Ｍ
は、特に制限されないが、４０９６Ｘ４すなわち１６３
８４ビツト（いわゆる１６キロビツト）の記憶容量を有
し、記憶データが入力又は出力されるそれぞれ４個のデ
ータ入力端子ＤｉｎＯ〜Ｄｉｎ３ならびにデータ出力端
子ＤｏｕｔＱ　〜Ｄｏｕｔ３と、アドレス信号が入力さ
れる１２個のアドレス入力端子ＡＯ〜Ａｌｌを備える。

メモリアレイＭＡＲＹは、特に制限されないが、第７図
に例示されるように、水平方向に配置される６４本のワ
ード線ＷＯ−Ｗ６３と、垂直方向に配置される会社２５
６組の相補データ線Ｄｏ−旦２５５とを含む。これらの
ワード線及び相補データ線の交点には、６４Ｘ２５６個
すなわち１６３８４個のスタティック型メモリセルＭＣ
が格子状に配置される。この実施例において、相補デー
タ線ＤＯ〜Ｄ２５５は、後述するように、４組ずつデー
タ線群としてグループ化され、各データ線群ごとに同時
に選択状態とされる。

メモリアレイＭＡＲＹを構成するメモリセルＭＣは、特
に制限されないが、′＄７図に例示されるように、その
ゲート及びドレインが互いに交差結合されるＮチャンネ
ル型の一対の駆動ＭＯ３ＦＥＴＱ５６及びＱ５７と、こ
れらの駆動ＭＯ３ＦＥＴのドレインと回路の接地電位（
第１の電源電圧）との間にそれぞれ設けられる２個の負
荷抵抗とをそれぞれ含む、駆動ＭＯ３ＦＥＴＱ５６及び
Ｑ５７の共通結合されたゲート及びドレインは、各メモ
リセルＭＣの非反転及び反転入出力ノードとされ、特に
制限されないが、Ｎチャンネル型の制御ＭＯ３ＦＥＴＱ
５４及びＱ５５を介して対応する相補データ線の非反転
又は反転信号線にそれぞれ結合される。上記制＠ＭＯＳ
ＦＥＴＱ５４及びＱ５５のゲートは、対応するワード線
ＷＯ〜Ｗ６３に共通結合される。また駆動ＭＯ３ＦＥＴ
Ｑ５６及びＱ５７のソースは、回路の電源電圧（第２の
電源電圧）に結合される。ここで、回路の電源電圧は、
特に制限されないが、−５，２Ｖのような負の電源電圧
とされる。

メモリアレイＭＡＲＹを構成するワード線ＷＯ〜Ｗ６３
は、特に制限されないが、ＸアドレスデコーダＸＤに結
合され、択一的に選択状態とされる。Ｘアドレスデコー
ダＸＤには、特に制限されないが、ＸプリデコーダＰＸ
Ｄ１及びＰＸＤ２から、ブ’）　チー７−　Ｆ信号Ｘｌ
０−Ｘ１７及びＸ２０〜Ｘ２７が供給される。これらの
プリデコード信号は、後述するように、対応する３ビツ
トのアドレス信号ＡＯ−Ａ２あるいはＡ３〜Δ５に従っ
てそれぞれ択一的にロウレベルとされる。

ＸアドレスデコーダＸＤは、特に制限されないが、第６
図に示されるように、ワード線ＷＯ−Ｗ６３に対応して
設けられる６４個のＢｋ−ＣＭＯＳノアゲート回路ＢＮ
０１〜ＢＮＯ３を含む。これらのＢ１−ＣＭＯＳノアゲ
ート回路は、第６図のＢｉ−ｃＭＯｓノアゲート回路Ｂ
ＮＯＩに代表して示されるように、回路の接地電位及び
電源電圧間にトーテムポール形態に設けられた一対の出
力トランジスタＴ１６及びＴ１７を基本構成とし、その
対をなす入力端子には、上記プリデコード信号Ｘ１０〜
Ｘ１７及びＸ２０〜Ｘ２７が対応する所定の組み合わせ
でそれぞれ供給される。各Ｂｉ・ＣＭＯＳノアゲート回
路の出力端子は、ＸアドレスデコーダＸＤの出力端子と
され、メモリアレイＭＡＲＹの対応するワード線ＷＯ〜
Ｗ６３にそれぞれ結合される。

ＸアドレスデコーダＸＤの各Ｂ１−ＣＭＯＳノアゲート
回路は、プリデコード信号ＸＩＯ〜Ｘｉ７及びＸ２０〜
Ｘ２７が対応する組み合わせでともにロウＩノベルとさ
れるとき、その出力信号を選択的にハイレベルとする。

その結果、メモリアレイＭＡＲＹの対応するワード線Ｗ
Ｏ〜Ｗ６３が、択一的に選択状態とされる。

ＸプリデコーダＰＸＤＩ及びＰＸＤ２には、特に制限さ
れないが、対応するＸアドレスバッファＸＢＩ又はＸＢ
２から、３ビツトの相補内部アドレス信号上０〜互２あ
るいはａ３〜ａ５が供給される。これらの相補内部アド
レス信号は、対応するアドレス信号ＡＯ−Ａ２あるいは
Ａ３〜Ａ５に従って形成される。

ＸプリデコーダＰＸＤ１及びＰＸＤ２は、特に制限され
ないが、第５図のＸプリデコーダＸＰＤ１に代表して示
されるように、プリデコード信号Ｘ１０〜Ｘ１７あるい
はＸ２Ｏ−Ｘ２７に対応して設けられる８個のＢ１−Ｃ
ＭＯＳナントゲート回路ＢＮＡＩ〜ＢＮＡ３をそれぞれ
備える。これらの８１・ＣＭＯＳナントゲート回路は、
特に制限されないが、Ｂ１・ＣＭＯＳナントゲート回路
ＢＮＡＩに代表して示されるように、回路の接地電位及
び電源電圧間にトーテムポール形態に設けられる一対の
出力トランジスタＴ１４及びＴ１５を基本構成とし、そ
の入力端子には、上記相補内部アドレス信号１０〜工２
あるいは！３〜ユ５の非反転又は反転信号が所定の組み
合わせでそれぞれ供給される。

ＸプリデコーダＰＸＤＩ及びＰＸＤ２の各Ｂｉ・ＣＭＯ
ＳナンドゲーＩ・回路は、相補内部アドレス信号１０〜
工２あるいは１３〜１５の非反転及び反転信号が対応す
る組み合わせで一斉にハイレベルとされるとき、その出
力信号すなわちプリデコード信号Ｘ１０〜Ｘ１７あるい
はＸ２０〜Ｘ２７を択一的にロウレベルとする。

Ｘアドレスバ７ファＸＢＩ及びＸＢ２には、外部端子Ａ
Ｏ〜Ａ２あるいはＡ３〜Ａ５を介して、３ビツトのアド
レス信号ＡＯ〜Ａ２あるいはＡ３〜Ａ５がそれぞれ供給
される。また、後述する電源電圧検出回路ＶＣＬから内
部制御信号ＶＣＬが供給され、定電圧発生回路ＶＲＥか
ら所定の参照電位ＶＲＥＩ及びＶＲＥ２が供給される。

ここで、内部制御信号ＶＣＬは、回路の電源電圧の絶対
値が例えば３．４■を超える正常時においてロウレベル
とされ、上記レベルに達しない異常時においてハイレベ
ルとされる。また、参照電位ＶＲＥＩ及びＶＲＥ　２は
、特に制限されないが、第３図に示される定電圧発生回
路ＶＲＥによって形成され、所定の同一レベルとされる
。

ＸアドレスバッファＸＢＩ及びＸＢ２は、特に制限され
ないが、第１図のＸアドレスバッファＸ８１に代表して
示されるように、アドレス信号ＡＯ〜Ａ２又はＡ３〜Ａ
５を受ける３個の電流スイッチ回路Ｃ８１〜Ｃ３３と、
これらの電流スイッチ回路の非反転及び反転出力信号を
受ける３対のレベル変換回路ＬＣＩ及びＬＣ２ないしＬ
Ｃ５及びＬＣ６をそれぞれ備える。

このうち、電流スイッチ回路Ｃ３Ｉ〜Ｃ３３は、特に制
限されないが、電流スイッチ回路Ｃ３Ｉに代表して示さ
れるように、一対の差動バイポーラトランジスタＴ２（
第２のトランジスタ）及びＴ３　（＠１のトランジスタ
）を基本構成とする。これらの差動トランジスタのコレ
クタと回路の接地電位との間には、負荷抵抗Ｒ１及びＲ
２（第１の負荷抵抗）が設けられ、その共通結合された
エミッタと回路の電源電圧との間には、そのベースに所
定の定電圧１．５　Ｖ　ＢＥを受けるトランジスタＴ４
（第３のトランジスタ）とエミッタ負荷抵抗Ｒ３（第２
の負荷抵抗）とからなる定電流源がそれぞれ設けられる
。また、上記差動トランジスタの前段には、所定の定電
圧２ＶＢＥを受けるＮチャンネルＭＯ３ＦＥＴＱ２１を
エミッタ負荷とする入力エミッタフォロア回路が設けら
れ、その後段には、同様に上記定電圧２Ｖ８Ｅを受ける
ＮチャンネルＭＯ３ＦＥＴＱ２２及びＱ２３をエミッタ
負荷とする一対の出カニミッタフォロア回路が設けられ
る。

トランジスタＴ３のベースには、所定の参照電位ＶＢＢ
が供給される。これにより、差動トランジスタＴ２及び
Ｔ３は、その周辺の回路素子とともに、上記基準電位Ｖ
ＢＢを論理スレソシホルドとする電流スイッチ回路とし
て作用する。

一方、レベル変換回路ＬＣＩ〜ＬＣ６は、第１図のレベ
ル変換回路ＬＣＩに代表して示されるように、回路の接
地電位及び電源電圧間にトーテムポール形態に設けられ
る一対の出力トランジスタＴ７及びＴ８と、これらの出
力トランジスタの前段にそれぞれ設けられるＣＭＯＳ型
の電流ミラー回路を含む。ＰチャンネルＭｏ５ＦＥＴＱ
１のゲートとＮチャンネルＭｏ３ＦＥＴＱ２４のドレイ
ンならびにＰチャンネルＭｏ３ＦＥＴＱ２の７−スは、
レベル変換回路ＬＣＩ〜ＬＣ６の入力ノードとして共通
結合され、対応する電流スイッチ回路Ｃ３Ｉ〜Ｃ３３の
非反転又は反転信号がそれぞれ供給される。また、各レ
ベル変換回路の出力信号は、上記非反転内部アドレス信
号ａＯ〜ａ２又はａ３〜ａ５あるいは反転内部アドレス
信号ａＱ〜ａ２又はａ３〜ａ５として、対応するＸプリ
デコーダＰＸＤ１又はＰＸＤ２に供給される。レベル変
換回路ＬＣＩ〜ＬＣ６の出力ノードと回路の電源電圧と
の間には、特に制限されないが、そのゲートに上記内部
制御信号ＶＣＬを受けるＮチャンネル型のプルダウンＭ
Ｏ５ＦＥＴＱ３０〜Ｑ３５がそれぞれ設けられる。

外部端子ＡＯ−Ａ２ならびにＡ３〜Ａ５を介して供給さ
れるＥＣＬレヘレベアドレス信号ＡＯ〜Ａ２ならびにＡ
３〜Ａ５は、上記参照電位ｖｅａを論理スレフシホルト
とする電流スイッチ回路Ｃ８１〜Ｃ３３によって、その
レベルが判定される。

そして、対応するレベル変換回路ＬＣＩ及びＬＣ２ない
ＬＬＣ５及びＬＣ６によりＭＯＳレベルに変換された後
、上記非反転内部アドレス信号ａＯ〜ａ２又はａ３〜ａ
５あるいは反転内部アドレス信号Ｂ　Ｑ−ａ２又はａ３
〜ａ５とされる。

ところで、上記内部制御信号ＶＣＬを形成しＸアドレス
バフファＸＢＩ及びＸＢ２に供給する電源電圧検出回路
ＶＣＬは、特に制限されないが、第２図に示されるよう
に、回路の接地電位と電源電圧との間に直列形感に設け
られる抵抗Ｒ４（第３の負荷抵抗）とトランジスタＴ９
（第４のトランジスタ）及びＴｌ０（第５のトランジス
タ）ならびに抵抗Ｒ５（第４の負荷抵抗）を含む。この
うち、トランジスタＴ９のベースには、上記基準電位Ｖ
Ｂｉ＋が供給され、トランジスタＴＩＯのベースには、
上記定電圧１．５ＶＢＥが供給される。この実施例にお
いて、電源電圧検出回路ＶＣＬを構成する抵抗Ｒ４及び
Ｒ５は、第１図の電流スイッチ回路Ｃ３１等を構成する
抵抗Ｒ２及びＲ３とそれぞれ同一抵抗値を持つように設
計される。また、トランジスタＴ９及びＴＩＯは、トラ
ンジスタＴ３及びＴ４とそれぞれ同−号イズとなるよう
に設計され、同一の電気的特性を有する。その結果、電
源電圧検出回路ＶＣＬは、回路の電源電圧に対して上記
ＸアドレスバッファＸＢＩ及びＸＢ２の電流スイッチ回
路Ｃ３Ｉ〜ＣＳ３と同様な動作特性を持つものとされる
。

上記トランジスタＴ９のコレクタ電位は、特に制限され
ないが、トランジスタＴｌｌ及びＮチャンネルＭｏ３Ｆ
ＥＴＱ３６からなるエミッタフォロア回路を介して、Ｐ
チャンネルＭｏ３ＦＥＴＱ３のゲートに伝達される。こ
のＭＯ３ＦＥＴＱ３のソースは回路の接地電位に結合さ
れ、そのドレインは、ＮチャンネルＭｏ５ＦＥＴＱ３　
Ｂとともに電流ミラー形態とされるＮチャンネルＭｏ３
ＦＥＴＱ３７を介して、回路の電源電圧に結合される。

ＭＯ３ＦＥＴＱ３８ドレインは、ダイオード形態とされ
るＰチャンネルＭｏ３ＦＥＴＱ４を介して回路の接地電
位に結合され、そのソースは回路の電源電圧に結合され
る。

これらのことから、回路の電源電圧の絶対値が例えば３
．４Ｖを超える正審時、トランジスタＴ１０はオン状態
となり、抵抗Ｒ５とともに定電流源として作用する。こ
のため、トランジスタＴ９のコレクタ電位は、トランジ
スタＴＩＯ及び抵抗Ｒ５からなる定電流源により得られ
る動作電流と抵抗Ｒ４の抵抗値とによって決まる所定の
ロウレベルとされ、ＭＯ３ＦＥＴＱ３がオン状態となる
。

したがって、ＭＯ３ＦＥＴＱ３８がオン状態となり、こ
れによって電源電圧検出回路ＶＣＬの出力信号すなわち
内部制御信号ＶＣＬがロウレベルとなる。このとき、Ｘ
アドレスバッファＸＢＩ及びＸＢ２では、回路の電源電
圧の絶対値が例えば３゜４Ｖを超えることで、電流スイ
ッチ回路Ｃ３Ｉ〜Ｃ３３が正常に機能し、上記内部制御
信号ＶＣＬがロウレベルとされることで、プルダウンＭ
Ｏ３ＦＥＴＱ３０〜Ｑ３５がともにオフ状態となる。

その結果、レベル変換回路ＬＣＩ−ＬＣ６も正常に機能
し、ＸアドレスパフファＸＢＩ及びＸＢ２は、Ｘアドレ
ス信号ＡＯ〜Ａ２あるいはＡ３〜Ａ５に対応した所定の
相補内部アドレス信号ｌＯ〜土２あるいは１３〜土５を
形成する。

一方、Ｂｉ・ＣＭＯＳ型ＲＡＭの電源投入当初あるいは
電源異常時等において回路の電源電圧の絶対値が例えば
３．４■に達しない場合、電源電圧検出回路ＶＣＬでは
、トランジスタＴＩＯがオフ状態となる。このため、ト
ランジスタＴ９のコレクタ電位は、回路の接地電位のよ
うなハイレベルとなり、トランジスタＴｌｌのエミッタ
電位は、ＶＢＨのようなハイレベルとなって、ＭＯ３Ｆ
ＥＴＱ３がほぼオフ状態となる。したがって、ＭＯ３Ｆ
ＥＴＱ３８がほぼオフ状態となり、これによって電源電
圧検出回路ＶＣＬの出力信号すなわち内部制御信号ＶＣ
Ｌは、回路の接地電位のようなハイレベルとなる。この
とき、ＸアドレスバフファＸＢＩ及びＸＢ２では、回路
の電源電圧の絶対値が例えば３．４ｖに達しないことで
、電流スイッチ回路Ｃ５１〜Ｃ３３のトランジスタＴ４
がオフ状態となり、正常に機能できない、そして、レベ
ル変換回路ＬＣＩ〜ＬＣ６の出力信号すなわち非反転内
部アドレス信号ａＯ〜ａ２及びａ３〜ａ５ならびに反転
内部アドレス信号ａＯ〜ａ２及びａ３〜ａ５が一斉に中
間レベルになろうとする。ところが、このＢｉ・ＣＭＯ
Ｓ型ＲＡＭでは、前述のように、レベル変換回路ＬＣＩ
〜ＬＣ６の出力端子と回路の電源電圧との間にプルダウ
ンＭＯＳＦＥＴＱ３０〜Ｑ３５がそれぞれ設けられ、内
部制御信号ＶＣＬがハイレベルとされることで、これら
のプルダウンＭＯ３ＦＥＴＱ３０〜Ｑ３５が一斉にオン
状態となる。したがって、レベル変換回路ＬＣ１〜ＬＣ
６の出力信号すなわち非反転内部アドレス信号ａＯ〜ａ
２及びａ３〜ａ５ならびに反転内部アドレス信号ａＯ〜
ａ２及びａ３〜ａ■はすべてロウレベルに固定される。

その結果、ＸプリデコーダＸＰＤ１及びＸＰＤ２の動作
が安定化され、ワード線が不本意に全選択状態とされる
のを防止できるものとなる。

次に、メモリアレイＭＡＲＹを構成する相補データ線−
Ｄｏ〜Ｄ２５５は、特に制限されないが、第７図に例示
されるように、その一方において、Ｐチャンネル型の２
対の負荷ＭＯ３ＦＥＴＱＩ　１及びＱ１４ならびにＱ１
２及びＱ１３を介して回路の接地電位に結合され、その
他方において、カラムスインチＣ５Ｗの対応する２対の
スイッチＭＯＳＦＥＴＱ５８及びＱ５９ならびにＱ１５
及びＱ１６に結合される。

上記２組の負荷ＭＯ３ＦＥＴのうち、外側に設けられる
負荷ＭＯ３ＦＥＴＱＩ　１及びＱ１４は、特に制限され
ないが、比較的小さなコンダクタンスを持つように設計
され、そのゲートは固定的に回路の電源電圧に結合され
る。また、内側に設けられるもう一対のＭＯ３ＦＥＴＱ
Ｉ　２及びＱ１３は、比較的大きなコンダクタンスを持
つように設計され、そのゲートには、内部制御信号ＷＰ
Ｇが共通に供給される。ここで、内部制御信号ＷＰＧは
、特に制限されないが、通常ロウレベルとされ、Ｂｔ・
ＣＭＯＳ型ＲＡＭが書き込みモードで選択状態とされる
ときハイレベルとされる。

１３ｉ−ｃＭＯ３型ＲＡＭが非選択状態とされ又は読み
出しモードで選択状態とされることで上記内部制御信号
ＷＰＧがロウレベルとされるとき、各相補データ線に対
応して設けられる２組の負荷ＭＯ３ＦＥＴＱＩ　１及び
Ｑ１４ならびにＱ１２及びＱ１３は、−斉にオン状態と
なる。このため、メモリアレイＭＡＲＹを構成する相補
データ縁立０〜旦２５５には、比較的高いバイアス電圧
が与えられる。これにより、α線等に起因するソフトエ
ラーの発生率が抑制され、Ｂｉ−ＣＭＯ５型ＲＡＭの信
頼性が高められる。

一方、Ｂｉ・ＣＭＯＳ型ＲＡＭが書き込みモードで選択
状態とされ、上記内部制御信号ＷＰＧがハイレベルとさ
れるとき、内側の負荷ＭＯＳＦＥＴＱ１２及びＱ１３は
オフ状態となり、外側の負荷ＭＯ３ＦＥＴＱＩ　１及び
Ｑ１４のみがオン状態となる。このため、メモリアレイ
ＭＡＲＹの相補データ線−Ｄｏ〜旦２５５に対する負荷
インピーダンスは、比較的太き（される、その結果、各
相補データ線の書き込み信号振幅が拡大され、これによ
ってＢｉ・ＣＭＯＳ型Ｏ３Ｍの書き込み動作の高速化及
び安定化が図られる。

カラムスイッチＣ５Ｗは、特に制限されないが、第７図
に例示されるように、メモリアレイＭＡＲＹの相補デー
タ線Ｄｏ−０２５５に対応して設けられるＮチャンネル
型のスイッチＭＯ３ＦＥＴＱ５８及びＱ５９とＰチャン
ネル型のスイッチＭＯ３ＦＥＴＱ１５及びＱ１６とを含
む、このうち、Ｎチャンネル型のＭＯ３ＦＥＴＱ５Ｂ及
びＱ５９のドレインは、対応するＭＯ３ＦＥＴＱＩ　５
及びＱ１６のソースに共通結合された後、対応する相補
データ線１０〜旦２５５の非反転又は反転信号線にそれ
ぞれ結合される。これらのスイッチＭＯ３ＦＥＴＱ５Ｂ
及びＱ５９のソースは、特に制限されないが、対応する
書き込み相補共通データ線ＣＤＷＯ−ＣＤＷ３の非反転
又は反転信号線に、４組おきに共通結合される。スイッ
チＭＯ３ＦＥＴＱ５８及びＱ５９のゲートは、４組ずつ
共通結合され、ＹアドレスデコーダＹＤから対応するデ
ータ線選択信号ＹＯ−Ｙ６３がそれぞれ供給される。同
様に、Ｐチャンネル型のスイッチＭＯ３ＦＥＴＱ１５及
びＱ１６のドレインは、対応する読み出し相補共通デー
タ線−ＣＤＲＯ〜−ＣＤＲ３の非反転又は反転信号線に
、４組おきに共通結合される。これらのスイッチＭＯ３
ＦＥＴのゲートは、同様に４組ずつ共通結合され一対応
する上記データ線選択信号ＹＯ〜Ｙ６３のインバータ回
路Ｎ１による反転信号がそれぞれ供給される。

カラムスイッチＣ３Ｗの隣接する４組のスイッチＭＯ３
ＦＥＴＱ５８及びＱ５９ならびにＱ１５及びＱ１６は、
対応するデータ線選択信号ＹＯ〜Ｙ６３が択一的にハイ
レベルとされることで、選択的にかつ４組ずつ一斉にオ
ン状態となる。その結果、メモリアレイＭＡＲＹの対応
する４組の相補データ線が、書き込み相補共通データ線
ΩＤＷ０〜ＣＤＷ３及び読み出し相補共通データ線ＣＤ
ＲＯ〜ＣＤＲ３に選択的に接続される。

第８図において、ＹアドレスデコーダＹＤは、特に制限
されないが、ＹプリデコーダＰＹＤ１及びＰＹＤ２から
供給されるプリデコード信号ＹｌＯ〜Ｙ１７ならびにＹ
２０〜Ｙ２７を組み合わせることで、対応する上記デー
タ線選択信号ＹＯ〜Ｙ６３を択一的にハイレベルとする
。

ＹプリデコーダＰＹＤＩ及びＰＹＤ２ならびにＹアドレ
スバフファＹＢＩ及びＹＢ２は、特に制限されないが、
上記ＸプリデコーダＰＸＤ１及びＰＸＤ２ならびにＸア
ドレスバッファＸＢＩ及びＸＢ２とほぼ同様な回路構成
とされる。そして、外部端子へ６〜Ａｌｌを介して供給
されるアドレス信号へ６〜Ａｌｌを取り込み、それぞれ
３ビツトずつ組み合わせてデコードすることで、上記プ
リデコード信号ＹＩＯ−Ｙ１７ならびにＹ２０〜Ｙ２７
をそれぞれ択一的に形成する。

書き込み相補共通データ線Ｓ−Ｄ　Ｗ　Ｏ〜ＣＤＷ３は
、特に制限されないが、ライトアンプＷＡの対応する単
位回路の出力端子に結合される。ライトアンプＷＡの各
単位回路の入力端子は、データ入力バッファＤＩＢの対
応する単位回路の出力端子に結合される。さらに、デー
タ入力バッファＤＩＢの各単位回路の出力端子は、対応
するデータ入力端子ＤｉｎＯ＝Ｄｉｎ３に結合される。

ライトアンプＷＡの各単位回路には、内部制御信号ｗｐ
が共通に供給される。ここで、内部制御信号ＷＰは、Ｂ
ｉ・ＣＭＯＳ型Ｏ３Ｍが書き込みモードで選択状態とさ
れるとき、所定のタイミングで一時的にハイレベルとさ
れる。

一方、読み出し相補共通データ縁立ＤＲＯ−ＣＤＲ３は
、リードアンプＲＡの対応する単位回路の入力端子に結
合される。リードアンプＲＡの各単位回路の出力端子は
、データ出力バッファＤ。

Ｂの対応する単位回路の入力端子に結合される。

さらに、データ出力バッファＤＯＢの各単位回路の出力
端子は、対応するデータ出力端子ＤｏｕｔＯ〜ｐｏｕｔ
３に結合される。データ出力バッファＤＯＢの各単位回
路には、内部制御信号ＯＧが共通に供給される。ここで
、内部制御信号ＯＧは、特に制限されないが、Ｂｉ・Ｃ
ＭＯＳ型ＲＡＭが読み出しモードで選択状態とされると
き、所定のタイミングでハイレベルとされる。

ライトアンプＷＡの各単位回路は、Ｂ　ｉ−ＣＭＯ５型
Ｏ５Ｍが書き込みモードで選択状態とされるとき、上記
内部制御信号ＷＰがハイレベルとされることで、選択的
にかつ同時に動作状態とされる。この動作状態において
、ライトアンプＷＡの各単位回路は、データ人力バッフ
ァＤＩＢの対応する単位回路を介して伝達される書き込
みデータを相補書き込み信号とし、対応する書き込み相
補共通データ線ＣＤＷＯ〜−ＣＤＷ３を介して、メモリ
アレイＭＡＲＹの選択された４個のメモリセルに書き込
む。

データ人カバンフ７ＤＩＢの各単位回路は、データ入力
端子ＤｉｎＯ〜Ｉ）ｉｎ３を介して供給される書き込み
データを取り込み、ライトアンプＷへの対応する単位回
路に伝達する。

一方、リードアンプＲＡの各単位回路は、Ｂｉ・ＣＭＯ
Ｓ型ＲＡＭが読み出しモードで選択状態とされるとき、
メモリアレイＭＡＲＹの選択された４個のメモリセルか
ら対応する読み出し相補共通データ線ＣＤＲＯ〜ＣＤＲ
３を介して出力される読み出し信号を増幅する。これら
の読み出し信号は、データ出力バッファＤＯＢの対応す
る単位回路に伝達される。

データ出力バッファＤＯＢの各単位回路は、Ｂｉ−ｃＭ
Ｏ３型Ｏ３Ｍが読み出しモードで選択状態とされるとき
、上記内部制御信号ＯＧがハイレベルとされることで、
選択的に動作状態とされる。

この動作状態において、データ出力バッファＤ。

Ｂの各単位回路は、リードアンプＲＡの各単位回路によ
って増幅された読み出し信号を、対応するデータ出力端
子ＤｏｕｔＱ−Ｄｏｕｔ３を介して送出する。

タイミング発生回路ＴＧは、特に制限されないが一起動
制御信号として供給されるチップ選択信号Ｃ８及びライ
トイネーブル信号ＷＥをもとに、上記各種の内部制御信
号を形成し、Ｂ　ｉ−ＣＭＯ８型Ｏ８Ｍの各回路に供給
する。

以上のように、この実施例のＢｉ・ＣＭＯＳ型ＲＡＭは
、ＭＯＳＦＥＴを基本構成とする高抵抗負荷型のスタテ
ィック型メモリセルが格子状に配置されてなるメモリア
レイと、ＥＣＬ回路及び０Ｍ０３回路ならびにＢｉ・Ｃ
ＭＯＳ複合回路が組み合わされてなる周辺回路とを備え
、素子の高集積化と動作の高速化があわせて図られる。

Ｂｔ・ＣＭＯＳ型ＲＡＭは、一対の差動トランジスタＴ
２及びＴ３ならびにトランジスタＴ４及びエミッタ負荷
抵抗Ｒ３からなる定電流源を含む電流スイッチ回路Ｃ３
Ｉ〜Ｃ５３と、トーテムポール形態とされる一対の出力
トランジスタＴ７及びＴ８を基本構成とするレベル変換
回路ＬＣＩ〜ＬＣ６とを備えたＸアドレスバフファＸＢ
Ｉ及びＸＢ２を具備し、Ｂｉ・ＣＭＯＳ複合回路を基本
構成とするＸプリデコーダＰＸＤ１及びＰＸＤ２ならび
にＸアドレスデコーダＸＤを具備する。この実施例にお
いて、Ｂｉ・ＣＭＯＳ型ＲＡＭは、さらに、ｌｉ電源電
圧対して上記電流スイッチ回路Ｃ３Ｉ〜Ｃ５３と同様な
動作特性を有しかつ電源電圧の絶対値が例えば３．４■
に達したときその出゛力信号すなわち内部制御信号ＶＣ
Ｌを選択的にロウレベルとする電源電圧検出回路ＶＣＬ
を備える。また、ＸアドレスバッファＸＢＩ及びＸＢ２
を構成するレベル変換回路ＬＣＩ〜ＬＣ６の出力端子と
回路の電源電圧との間には、そのゲートに上記内部制御
信号ＶＣＬを受けるプルダウンＭＯＳ　Ｆ　ＥＴＱ３０
〜Ｑ３５がそれぞれ設けられる。このため、Ｂｉ・ＣＭ
ＯＳ型ＲＡＭの電源投入当初あるいは障害発生時におい
て回路の電源電圧が異常に低くされるとき、Ｘアドレス
バフファＸＢＩ及びＸＢ２の電流スイッチ回路Ｃ３Ｉ〜
Ｃ３３が正常に動作できない場合でも、レベル変換回路
の出力は、上記プルダウンＭＯ３ＦＥＴＱ３０〜Ｑ３５
がオン状態となることによってロウレベルに固定される
。これにより、ＸプリデコーダＸＰＤ１及びＸＰＤ２な
らびにＸアドレスデコーダＸＤの動作が安定化され、ワ
ード線が不本意に全選択状態とされるのを防止できる。

その結果、電源投入初期ならびに電源異常時におけるＢ
ｉ・ＣＭＯＳ型ＲＡＭの動作電流の異常増大を防止し、
その電源系統を保護することができる。

以上の本実施例に示されるように、この発明をＢ１−Ｃ
ＭＯＳ型ＲＡＭ等の半導体集積回路装置に通用すること
で、次のような作用効果が得られる。すなわち、（１１電流スイッチ回路とレベル変換回路を含むＸアド
レスバッファ等を備えたＢｌ・ＣＭＯＳ型ＲＡＭ等に、
電源電圧に対して上記電流スイッチ回路と同様な動作特
性を有しかつ電源電圧の絶対値が所定の値に達しないと
きその出力信号を選択的に有効とする電源電圧検出回路
と、上記を原電圧検出回路の出力信号に従って選択的に
オン状態とされ上記レベル変換回路の出力信号を強制的
にロウレベル又はハイレベルに固定するプルダウン又は
プルアップＭＯ３ＦＥＴを設けることで、電源投入当初
等において電源電圧の絶対値が所定の値に達せず、上記
Ｘアドレスバッファ等の電流スイッチ回路が正常に動作
できないとき、これを的確に識別し、レベル変換回路す
なわちＸアドレスバッファの出力信号を強制的にロウレ
ベル又はハイレベルに固定できるという効果が得られる
。

（２）上記ｆｉ１項により、Ｘアドレスバッファの後段
に設けられるＸプリデコーダ及びＸアドレスデコーダ等
の動作を安定化させ、メモリアレイのワード線が不本意
に全選択状態とされるのを防止できるという効果が得ら
れる。

（３）上記（１１項及び（２）項により、電源投入初期
又は電源電圧不安定時等におけるＢｌ・ＣＭＯＳ型ＲＡ
Ｍ等の動作を安定化し、動作電流の異常増大を防止して
、その電源系統を保護することができるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば〜第１図におい
て、後段のＸプリデコーダＰＸＤ１及びＰＸＤ２が例え
ばＢ１−ＣＭＯＳノアゲート回路により構成される場合
、プルダウンＭＯ３ＦＥＴＱ３０〜Ｑ３５に代えて、Ｘ
アドレスバッファＸＢＩ及びＸＢ２の各ビットの非反転
及び反転出力ノードと回路の接地電位との間に、内部制
８Ｉｉ信号ＶＣＬに従って選択的にオン状態とされるプ
ルアップＭＯ３ＦＥＴを設けてもよい、また、Ｘアドレ
ス信号のビット数が比較的多くなった場合、Ｘアドレス
バγファＸＢＩ及びＸＢ２等は、例えばＥＣＬ形態の結
線論理を含むものであってもよい、第２図において、電
源電圧検出回路ＶＤの出力信号を有効とする電源電圧の
絶対値は、特に３．４Ｖである必要はないし、電流スイ
ッチ回路ＣＳＩ〜Ｃ３６が正常に動作できなくなる電源
電圧の絶対値よりやや大きくしてもよい、第２図及び第
３図に示される電源電圧検出回路ＶＣＬ及び定電圧発生
回路ＶＲＥの具体的な回路構成は、この実施例による制
約を受けない、第４図に示されるように、電流スイッチ
回路Ｃ３Ｉ〜Ｃ３３の差動トランジスタＴ２及びＴ３の
共通結合されたエミッタと回路の電源電圧との間に設け
られる定電流源が、例えばそのゲートに所定の定電圧Ｖ
ＩＥを受けるＮチャンネルＭＯ３ＦＥＴＱ４０と抵抗Ｒ
３とによって構成される場合、電源電圧検出回路ＶＣＬ
のトランジスタＴ９のエミッタと回路の電源電圧との間
に設けられる定電流源を、そのゲートに上記定電圧ＶＩ
Ｅを受けるＮチャンネルＭＯ３ＦＥＴＱ４１と抵抗Ｒ５
とにより構成すればよい、この場合、ＭＯ３ＦＥＴＱ４
０及びＱ４１は、はぼ同一サイズ又は同一抵抗値で形成
される必要がある。第５図において、Ｘプリデコーダは
、例えばアドレス信号ＡＯ−Ａ５を２ピントずつ組み合
わせてプリデコードするものであってもよい、この場合
、プリデコード信号は３組となり、第６図のＸアドレス
デコーダの各ワード線駆動回路は、例えば３人力のＢ１
−ＣＭＯＳノアゲート回路で構成する必要がある。第７
図において、Ｂｉ−ｃＭＯ３型Ｏ３Ｍは、例えば記憶デ
ータに対応して設けられる複数のメモリアレイを備える
ことができる。また、書き込み相補共通データ線ならび
に読み出し相補共通データ線やライトアンプ及びリード
アンプの設置数も任意である。

第８図において、Ｂｉ−ｃＭＯ３型ＲＡＭの記憶容量や
ビット構成ならびにアドレス構成は、任意であり、また
、そのブロック構成も、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢ１・ＣＭＯＳ型Ｒ
ＡＭに通用した場合について説明したが、それに限定さ
れるものではなく、例えば、Ｂｉ・ＣＭＯＳ型のダイナ
ミック型ＲＡＭやＢｉ・ＣＭＯＳ型ＲＡＭを基本構成と
する各種論理集積回路装置等にも適用できる。本発明は
、少なくとも、電流スイッチ回路とＢｉ・ＣＭＯＳ複合
回路からなるレベル変換回路とを備える半導体集積回路
装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果をｆｆ１ｆｆｉに説明すれば、下記のと
おりである。すなわち、電流スイッチ回路とレベル変換
回路を含むＸアドレスバッファ等を備えたＢｉ・ＣＭＯ
５型Ｏ５Ｍ等に、電源電圧に対して等価的に上記電流ス
イッチ回路と同一の動作特性を有しかつ電源電圧の絶対
値が所定の値に達しないときその出力信号を選択的に有
効とする電源電圧検出回路と、上記電源電圧検出回路の
出力信号に従って選択的にオン状態とされ上記レベル変
換回路の出力信号を強制的にロウレベル又はハイレベル
に固定するプルダウン又はプルアンプＭＯ３ＦＥＴを設
けることで、電源投入当初等において、電源電圧の絶対
値が所定の値に達しないことを的確に識別し、レベル変
換回路の出力信号を強制的にロウレベル又はハイレベル
に固定できる。これにより、後段に設けられるＸアドレ
スデコーダ等の動作を安定化させ、メモリアレイのワー
ド線が不本意に全選択状態とされるのを防止できる。そ
の結果、電源投入初期又は電源電圧不安定時等における
Ｂｉ−ｃＭＯ３型ＲＡＭ等の動作を安定化し、動作電流
の異常増大を防止して、その電源系統を保護することが
できる

【図面の簡単な説明】

第１図は、この発明が通用されたＢ　ｉ−ＣＭＯ８型Ｒ
ＡＭのＸアドレスバッファの一実施例を示す回路図、第２図は、この発明が通用されたＢｉ−ＣＭＯ８型ＲＡ
Ｍの電源電圧検出回路の一実施例を示す回路図、第３図は、この発明が通用されたＢｉ−ＣＭＯ８型ＲＡ
Ｍの定電圧発生回路の一実施例を示す回路図、第４図は、この発明が通用されたＢｉ−ｃＭ。Ｓ型ＲＡＭのＸアドレスバッファ及びｉ４渾電圧検出回
路のもう一つの実施例を示す回路図、第５図は、この発
明が通用されたＢ　ｉ　・ＣＭＯＳ型ＲＡＭのＸプリデ
コーダの一実施例を示す回路図、第６図は、この発明が通用されたＢｉ−ＣＭＯ８型ＲＡ
ＭのＸアドレスデコーダの一実施例を示す回路図、第７図は、この発明が通用されたＢｉ−ＣＭ。Ｓ型ＲＡＭのメモリアレイの一実施例を示す回路図、第８図は、この発明が適用されたＢｉ−ＣＭＯ８型ＲＡ
Ｍの一実施例を示すブロック図、第９図は、この発明に
先立って本願発明者等が開発したＢｉ・ＣＭＯＳ型ＲＡ
ＭのＸアドレスバッファの一例を示す回路図である。ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＰＸＤ　１〜ＰＸＤ２・・・Ｘプリデコーダ、
ＸＢＩ〜ＸＢ２・・・Ｘアドレスバッファ、Ｃ５Ｗ・・
・カラムスイッチ、ＹＤ・・・Ｙアドレスデコーダ、Ｐ
ＹＤＩ〜ＰＹＤ２・・・Ｙプリデコーダ、ＹＢＩ〜ＹＢ
２・・・Ｙアドレスバッファ、ＷＡ・・・ライトアンプ
、ＲＡ・−・リードアンプ、ＤＩＢ・・・データ入力ノ
イツファ、ＤＯＢ・・・データ出力バッファ、ＶＣＬ・
・・電源電圧検出回路、ＶＲＥ・−・定電圧発生回１１
、ＴＧ・・・タイミング発生回路。Ｃ３Ｉ〜Ｃ５３・・・電流スイッチ回路、ＬＣ１〜ＬＣ
６・・・レベル変換回路、ＢＮＡＩ〜ＢＮＡ３・・・Ｂ
１−ＣＭＯＳナントゲート回路、ＢＮＯＩ　〜ＢＮＯ３
・−・Ｂｉ・ＣＭＯＳ／アゲ−ト回路、Ｎ１・・・イン
バータ回路。ＭＣ・・・メモリセル、Ｑ１〜Ｑ１６・・・Ｐチャンネ
ルＭＯ３ＦＥＴ、Ｑ２１〜Ｑ５９・・・ＮチャンネルＭ
Ｏ３ＦＥＴ、、Ｔｌ−Ｔ１７・・・ＮＰＮ型バイポーラ
トランジスタ、Ｒ１−Ｒ７・・・抵抗。

Claims

【特許請求の範囲】１、差動トランジスタ及び上記差動トランジスタに所定
の動作電流を与える定電流源ならびに上記差動トランジ
スタのコレクタ電位を伝達するエミッタフォロア回路を
含む電流スイッチ回路と、上記電流スイッチ回路の出力
信号をＭＯＳレベルに変換するレベル変換回路と、電源
電圧に対して上記電流スイッチ回路と同様な動作特性を
有しかつ電源電圧の絶対値が所定の値に達したときその
出力信号を選択的に有効とする電源電圧検出回路と、上
記電源電圧検出回路の出力信号が有効とされないとき選
択的にオン状態とされ上記レベル変換回路の出力信号を
ロウレベル又はハイレベルに固定するプルダウン又はプ
ルアップＭＯＳＦＥＴとを具備することを特徴とする半
導体集積回路装置。２、上記半導体集積回路装置は、バイポーラ・ＣＭＯＳ
型ＲＡＭであって、上記電流スイッチ回路及びレベル変
換回路は、上記Ｂｉ・ＣＭＯＳ型ＲＡＭのＸアドレスバ
ッファ又はＸプリデコーダあるいはＸアドレスデコーダ
に含まれるものであることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置。３、上記差動トランジスタは、そのベースに所定の基準
電位を受けかつそのコレクタが第１の負荷抵抗を介して
第１の電源電圧に結合される第１のトランジスタと、上
記第１のトランジスタと差動形態とされる第２のトラン
ジスタとを含むものであり、上記定電流源は、そのベー
スに所定の定電圧を受けかつそのコレクタが上記第１及
び第２のバイポーラトランジスタのエミッタに共通結合
される第３のトランジスタと、上記第３のトランジスタ
のエミッタと第２の電源電圧との間に設けられる第２の
負荷抵抗とを含むものであって、上記電源電圧検出回路
は、そのベースに上記基準電位を受けかつ上記第１のト
ランジスタと同一サイズで形成される第４のトランジス
タ、上記第４のトランジスタのコレクタと第１の電源電
圧との間に設けられかつ上記第１の負荷抵抗と同一抵抗
値とされる第３の負荷抵抗と、そのベースに上記定電圧
を受けかつそのコレクタが上記第４のトランジスタのエ
ミッタに結合されるとともに上記第３のトランジスタと
同一サイズで形成される第５のトランジスタと、上記第
５のトランジスタのエミッタと第２の電源電圧との間に
設けられかつ上記第２の負荷抵抗と同一抵抗値とされる
第４の負荷抵抗とを含むものであることを特徴とする特
許請求の範囲第１項又は第２項記載の半導体集積回路装
置。