JPH03224264A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置の製造技術に関し、例え
ばスタックド構造を有する情報蓄積用容量素子を備えた
Ｄ　ＲＡ　Ｍ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃ
ｅｓｓＭｅｍｏｒｙ）の歩留り向上および高信頼度化に
適用してを効な技術に関するものである。

Ｃ従来の技術〕 ４メ力ヒツトｊＭｂｉｔ〕あるいは１６メガビノト［Ｍ
ｂｉｔ）などの大容量ＤＲＡＭのメモリセルは、情報蓄
積用容量素子の蓄積電荷量を確保するために上記情報蓄
積用容量素子をメモリセル選択用ＭＩＳＦＥＴの上方に
配置する、いわゆるスタックド構造を採用している。上
記スタックド構造の情報蓄積用容量素子は、通常低抵抗
ポリシリコンからなる一対の電極（下部電極および上部
電極）とこれらの電極間に設けられた誘電体膜とで構成
されており、上記下部電極の一部はメモリセル選択用Ｍ
ＩＳＦＥＴの一方の半導体領域に接続されている。上記
ポリシリコンからなるスタックド構造の情報蓄積用容量
素子を形成するには、まずメモリセル選択用ＭＩＳＦＥ
Ｔを形成した半導体基板の全面に下部電極用のポリシリ
コン膜を堆積した後、上記ポリシリコン膜に不純物を導
入する。上記不純物の導入は、上記ポリシリコン膜の抵
抗値を低減し、情報蓄積用容量素子の蓄積電荷量を充分
に確保するためである。このとき上記ポリシリコン膜に
導入された不純物の一部を上記ポリシリコン膜の下方の
メモリセル選択用ＭＩＳＦＥＴの一方の半導体領域に拡
散させることによって、上記半導体領域の一部に高不純
物濃度の半導体領域を自己整合的に形成する工程が伴わ
れる。上記半導体領域の一部に高不純物濃度の半導体領
域を形成するのは、メモリセルのリーク電流を低減する
ためである。次にホ）　ＩＪソグラフィ技術および異方
性エツチング技術を用いて上言己ポリンリコン膜を所定
の形状に加工し、情報蓄積用容量素子の下部電極を形成
した後、基板の全面に誘電体膜を堆積する。上記誘電体
膜は、例えば５１３Ｎ４膜と５ＩＯ２膜とを順次積層し
た２層構造で形成する。

次に基板の全面に上部電極用のポリシリコン膜を堆積し
、その抵抗値を低減するた約に不純物を導入した後、上
記ポリシリコン膜、誘電体膜のそれぞれに順次異方性エ
ツチングを施して情報蓄積用容量素子の誘電体膜および
上部電極を形成することにより、スタックド構造を有す
る情報蓄積用容量素子が完成する。なお上記した低抵抗
ポリシリコンからなる一対の電極と誘電体膜とて構成さ
れたスタックド構造を有する情報蓄積用容量素子の製造
方法については、例えば特願平１−１６９１３７号に言
己載されている。

〔発明が解決しようとする課題〕

本発明者の検討によれば、上記低抵抗ポリシリコンから
なる一対の電極を有するスタックド構造の情報蓄積用容
量素子を備えたメモリセルの製造工程には下記のような
問題がある。

上述したように、上記スタックド構造の情報蓄積用容量
素子の形成工程では、半導体基板の全面に下部電極用の
ポリシリコン膜を堆積した後、上記ポリシリコン膜に不
純物を導入することによって上記ポリシリコン膜の抵抗
値を低減するとともに、上記ポリシリコン膜に導入され
た不純物の一部を上記ポリシリコン膜の下方のメモリセ
ル選択用ＭＩＳＦＥＴの一方の半導体領域に拡散させて
高不純物濃度の半導体領域を自己整合的に形成する。と
ころが４メガビツト（Ｍｂｉｔ〕あるいは１６メガビツ
）　（Ｍｂｉｔ　〕などの大容量を有するＤＲＡＭは、
微細化による情報蓄積用容量素子の横方向の面積縮小に
伴う蓄積電荷量の減少を補うため、電極用ポリシリコン
膜の膜厚を厚くすることでその表面積を増やしているの
で、上記製造方法では上記情報蓄積用容量素子とメモリ
セル選択用ＭＩＳＦＥＴの一方の半導体領域のそれぞれ
の不純物濃度を最適化することが困難である。すなわち
情報蓄積用容量素子の蓄積電荷量を充分に確保し、メモ
リセルのソフトエラー率を低減させるためには、電極用
ポリシリコン膜の不純物濃度を高くして蓄積容量のその
空乏化率を低減させる必要があるが、そのたｔに上記ポ
リシリコン膜からメモリセル選択用ＭＩＳＦＥＴの一方
の半導体領域に拡散する不純物量を増やすと、主計半導
体領域の基板方向の深さが深くなりすぎてメモリセル選
択用ＭＩＳＦＥＴの特性が劣化したりするなどの問題が
生じる。他方、上記ポリシリコン膜からメモリセル選択
用ＭＩＳＦＥＴの一方の半導体領域に拡散する不純物量
を抑制すると、高不純物濃度の半導体領域が充分形成さ
れず、リーク電流が増大する結果、メモリセルのリフレ
ッシュ特性が低下するなどの問題が生じる。

本発明は、上記した問題点に着目してなされたものであ
り、その目的はスタックド構造の情報蓄積用容量素子の
下部電極を構成するポリシリコン膜に導入した不純物の
一部をメモリセル選択用ＭＩＳＦＥＴの一方の半導体領
域に拡散させて上記半導体領域の一部に高不純物濃度の
半導体領域を自己整合的に形成する製造方法において、
上記情報蓄積用容量素子とメモリセル選択用Ｍ、　Ｉ　
Ｓ　Ｆ　ＥＴの一方の半導体領域のそれぞれの不純物濃
度を最適化することのできる技術を提供することにある
。

本発明の他の目的は、一般に半導体基板上に堆積したポ
リシリコン膜に導入した不純物の一部を半導体基板に拡
散させて上記半導体基板の一部に高不純物濃度の半導体
領域を自己整合的に形成する製造方法において、上記ポ
リシリコン膜と半導体領域のそれぞれの不純物濃度を最
適化することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。

本願の一発明は、メモリセル選択用Ｍ＋５ＦＥＴとスタ
ックド構造の情報蓄積用容量素子との直列回路で構成さ
れたメモリセルを存するＤＲＡＭを備えた半導体集積回
路装置の製造方法であって、上記スタックド構造の情報
蓄積用容量素子の下部電極を構成するポリシリコン膜に
不純物を導入することによって上記ポリシリコン膜の抵
抗値を低減するとともに、上記ポリシリコン膜に導入さ
れた不純物の一部を上記ポリシリコン膜の下方のメモリ
セル選択用ＭＩＳＦＥＴの一方の半導体領域に拡散させ
て上記半導体領域の一部に高不純物濃度の半導体領域を
自己整合的に形成するに際し、上記ポリシリコン膜に上
記ポリシリコン膜、上記半導体基板およびそれらの界面
領域での拡散係数が異なる複数種の不純物を導入するも
のである。

〔作用〕

上記した手段によれば、スタックド構造の情報蓄積用容
量素子の下部電極を構成するポリシリコン膜に上言己ボ
リンリコン膜、半導体基板およびそれらの界面領域での
拡散係数が異なる複数種の不純物を導入することにより
、上言己情報蓄積用容量素子とメモリセル選択用ＭＩＳ
ＦＥＴの一方の半導体領域のそれぞれの不純物濃度の制
御が容易になる。すなわち、例えば主計界面領域での拡
散係数の小さい不純物種はポリシリコン膜中に残り易く
、主としてポリシリコン膜の抵抗値を低減し、その不純
物濃度を高くすることができるので、蓄積容量の空乏化
率を低減でき、スタックド構造を有する情報蓄積用容量
素子の蓄積電荷量を大きくすることができる。また、例
えば上記ポリシリコン膜中および上記界面領域での拡散
係数の大きい不純物種はポリシリコン膜の下方のメモリ
セル選択用ＭＩ　Ｓ　Ｆ　Ｅ　Ｔの一方の半導体領域に
拡散し易く、主として上記半導体領域の不純物濃度を高
めるように作用するので、メモリセルのリーク電流を低
減することができる。

以下、実施例により本発明を詳述する。なお、実施例を
説明するための企図において同一機能を有するものは同
一の符号を付し、その繰り返しの説明は省略する。

〔実施例〕

本発明の一実施例である半導体集積回路装置の製造方法
は、メモリセル選択用ＭＩＳＦＥＴＱｓとスタックド構
造の情報蓄積用容量素子Ｃとの直列回路で構成されたメ
モリセルを有するＤＲＡＭの製造方法に適用されたもの
である。上記ＤＲＡＭは、例えば１６メガビツ）　（Ｍ
ｂｉｔ：ｌの容量を有し、最小加工寸法を０．５〔μｍ
〕とするいわゆる０、５〔μｍ〕設計ルールにより製造
される。

第１図は、上Ｍ己Ｄ　ＲＡ　Ｍの製造工程の中途段階に
ある半導体基板（ウェハ）　１を示す要部断面図である
。ｐ−形シリコン単結晶からなる上記基板１のメモリセ
ル形成領域の主面にはｐ形ウェル領域２が設けられてい
る。上記ｐ形つェル領域２は、例えば１０　”　〜１０
　”　（ａｔｏｍｓ／ｃｆｆｌｌ程度の不純物濃度（Ｄ
Ｂ　（またはＢＦ、）をＤ　Ｏ〜７０　ＣＫ　ｅ　Ｖ〕
程度のエネルギーのイオン注入法で導入した後、基板２
を１１００〜１３００（ｔ）程度の高温度の雰囲気中で
熱処理することにより形成される。

上記ｐ形つェル領域２の主面には４００〜６００（ｎｍ
：］程度の膜厚を有する素子分離用のフィールド絶縁膜
３が設けられている。上記フィールド絶縁膜３は５ｉＣ
ｈ　からなり、例えば選択酸化法（ＬＯＣＯ３法）によ
り形成される。上記フィールド絶縁膜３の下には、ｐ形
チャネルストッパ領域４が設けられている。上Ｅｐ形チ
ャネルストッパ領域４は、例えばｐ形つェル領域２の主
面にＩＱ　”　（ａｔｏｍｓ／　ｃｉ　〕程度の不純物
濃度のＢＦ２を５０〜７０（ＫｅＶ）程度のエネルギー
のイオン注入法で導入した後、基板１を１０５０〜１１
５０〔℃〕程度の高温度で熱処理することにより形成さ
れる。上記熱処理によりｐ形つェル領域２の主面に導入
された不純物が引き伸し拡散され、フィールド絶縁膜３
の形成と実質的に同一製造工程により上言己ｐ形チャネ
ルストッパ領域４が形成される。上記フィールド絶縁膜
３によって周囲を囲まれたｐ形つェル領域２のアクティ
ブ領域の主面にはメモリセル選択用ＭＩＳＦＥＴＱｓの
ゲート絶縁膜５が設けられている。上記ゲート絶縁膜５
は、例えば８００〜１０００〔℃〕程度の高温度で基板
１をスチーム酸化することにより形成され、１２〜１８
［ｎｍ）程度の膜厚を有している。上８己ゲート絶縁膜
５およびフィールド絶縁膜３のそれぞれの上にはワード
線（ＷＬ）を兼ねたメモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極６が設けられている。上記ゲート電極６は
、例えば２００〜３００［ｎｍ）程度の膜厚を有するポ
リシリコン膜で構成されている。上とポリシリコン膜に
は抵抗値を低減するｎ形不純物（ＰまたはＡｓ）が導入
されている。上記ゲート電極６を形成するには、例えば
まず基板１の全面にＣＶＤ法によりポリシリコン膜を堆
積し、続いて熱拡散法により上言己ポリシリコン膜にｎ
形不純物（ＰまたはＡｓ）を導入した後、上記ポリシリ
コン膜上の全面に２５０〜３５０［ｎｍ〕℃〕程度を有
する層間絶縁膜７を堆積する。上記層間絶縁膜７は、例
えば無機シランガスおよび酸化窒素ガスをソースガスと
するＣＶＤ法により形成される。次に図示しないホトレ
ジストマスクを用いて上記層間絶縁膜７、ポリシリコン
膜のそれぞれを異方性エツチングする。なお上記ゲート
電極６は、ポリシリコン膜に代えて高融点金属（Ｍｏ、
Ｔ　ｉ、Ｔａ、Ｗ）膜や高融点金属シリサイド（ＭｏＳ
ｉ、、ＴｉＳｉ２．ＴａＳｉ□、ＷＳｉ□）膜の単層で
構成してもよく、あるし１はポリシリコン膜上に上記高
融点金属膜や高融点金属シリサイド膜を積層した複合膜
で構成してもよい。

次に、上記フィールド絶縁膜３、ゲート電極６およびそ
の上の層間絶縁膜７を不純物導入マスクに用いてアクテ
ィブ領域の主面にｎ形不純物を導入する。上記ｎ形不純
物は、ゲート電極６に対して自己整合的に導入される。

上記ｎ形不純物は、例えばｌ　Ｑ１３ａｔｏｍｓ／ｃａ
ｆ〕程度の不純物濃度のＰ（またはＡｓ）を用い、３０
〜５０　ＣＫｅＶ：ｌ程度のエネルギーのイオン注入法
で導入する。続いて、例えば９００〜１０００［℃〕程
度の高温度で基板１を熱処理して上記ｎ形不純物の引き
伸し拡散を行い、第２図に示すようなメモリセル選択用
ＭＩＳＦＥＴＱｓのｎ−形半導体領域８を形成する。

次に、第３図に示すように、上記ゲート電極６およびそ
の上の層間絶縁膜７のそれぞれの側壁にサイドウオール
スペーサ９を形成する。上記サイドウオールスペーサ９
は、例えば無機シランガスおよび酸化窒素ガスをソース
ガスとする５１０２膜をＣＶＤ法により堆積した後、Ｒ
ＩＥなどの異方性エツチングを施すことにより形成され
る。次に、基板１の全面に層間絶縁膜１０を堆積する。

上記層間絶縁膜１０は、後述するメモリセルの情報蓄積
用容量素子Ｃの電極を加工する際のエツチングストッパ
層として使用され、また上記情報蓄積用容量素子Ｃの下
層電極とメモリセル選択用ＭＩＳＦＥＴＱｓのゲート電
極６とを電気的に分離するために形成される。上記層間
絶縁膜１０は、例えば無機シランガスおよび酸化窒素ガ
スをソースガスとするＣＶＤ法により堆積した５１０２
膜で構成され、１３０〜１８０（ｎｕｎ）程度の膜厚を
有している。次にメモリセル選択用ＭＩＳＦＥＴＱｓの
一方のｎ−形半導体領域（情報蓄積用容量素子Ｃの下部
電極が接続される側）８上の上記層間絶縁膜１０を除去
し、接続孔１１を形成する。

次に、第４図に示すように、基板１の全面に情報蓄積用
容量素子Ｃの下部電極用のポリシリコン膜１２Ａを堆積
する。上記ポリシリコン膜１２Ａは、上記接続孔１１を
通してその一部がメモリセル選択用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ　ｓの一方のｎ−形半導体領域８に接続される
。上８己ポリシリコン膜１２Ａは、例えばＣＶＤ法によ
り堆積され、情報蓄積用容量素子Ｃの下部電極の表面積
を充分確保するために２００（ｎｍ）以上の膜厚を有し
ている。上記ポリシリコン膜１２Ａには、その堆積後に
ｎ形不純物を導入する。上記ｎ形不純物の導入は、上記
ポリシリコン膜１２Ａの抵抗値を低減するとともに上記
ポリシリコン膜１２Ａに導入された上記ｎ形不純物の一
部を上記接続孔１１を通してメモリセル選択用ＭＩＳＦ
ＥＴＱｓの一方のｎ−形半導体領域８に拡散させるため
に行う。本実施例では、上記ポリシリコン膜１２Ａにｎ
形不純物を導入するにあたり、拡散係数が互いに異なる
二種のｎ形不純物（ＡｓおよびＰ）を使用する。すなわ
ち、例えば１０１６Ｃａｔｏｍｓ／ｃｆｆｌ：ｌ程度の
不純物濃度のＡｓを８０ＣＫｅＶ：ｌ程度のエネルギー
のイオン注入法で導入し、続いて１０１５〜５Ｘ１０１
５（ａｔｏｍｓ／ｃａｆｌ程度の不純物濃度のＰを８０
（ＫｅＶ〕程度のエネルギーのイオン注入法で導入する
。

上記二種のｎ形不純物は、上記ポリシリコン膜１２Ａの
表面に形成された１０〜３０（ｎｍ〕程度の薄い熱酸化
膜（図示せず）を通して導入し、その直後、例えば９０
０Ｃｔｌ程度の高温度で約１０分間基板１を熱処理して
引き伸し拡散を行う。

なお上記ポリシリコン膜１２ＡへのＰの導入は、熱拡散
法を用いて行ってもよい。これにより、上記ｎ形不純物
の一部がメモリセル選択用ＭＩＳＦＥＴＱｓのｎ−形半
導体領域８に拡散し、その−部に高不純物濃度のｎ°形
半導体領域１３が自゛己整合的に形成される。このとき
上記ポリシリコン膜１２Ａと基板１との界面領域での拡
散係数が相対的に小さいＡｓは上記ポリシリコン膜１２
Ａに残り易く、上記ポリシリコン膜１２Ａ中に吸蔵され
るので、主としてその抵抗値の低減および蓄積容量の低
減防止に寄与し、一方、上記ポリシリコン膜１２Ａ中お
よび上記界面領域での拡散係数が相対的に大きいＰは上
記ｎ−形半導体領域８に拡散し易いので、主として高不
純物濃度のｎ゛形半導体領域１３の形成に寄与する。

次に、ホトリソグラフィ技術および異方性エツチング技
術を用いて上記ポリシリコン膜１２Ａを所定の形状に加
工し、第５図に示すような情報蓄積用容量素子Ｃの下部
電極１２を形成する。

次に、基板１の全面に、例えば５１３Ｎ４膜、５１０２
膜を順次積層した２層構造の誘電体膜１４を堆積する。

上記誘電体膜１４の膜厚は、実効酸化膜厚（ｔｏｘ　ｅ
ｒｔ）換算で約７　（ｎｍ〕以下とする。

次に、上記誘電体膜１４の上に情報蓄積用容量素子Ｃの
上部電極用のポリシリコン膜を堆積し、上記ポリシリコ
ン膜にｎ形不純物、例えばＰを熱拡散法により導入して
その抵抗値を低減した後、上記ポリシリコン膜、誘電体
膜１４のそれぞれに順次異方性エツチングを施すことに
より、第６図に示すような情報蓄積用容量素子Ｃの誘電
体膜１４、上部電極１５を形成する。これにより、スタ
ックド構造を有する情報蓄積用容量素子Ｃが完成し、Ｄ
ＲＡＭのメモリセルが完成する。

このように、本実施例のＤＲＡＭの製造方法によれば、
拡散係数が互いに異なる二種のｎ形不純物（Ａｓおよび
Ｐ）をポリシリコン膜１２Ａに導入し、上記二種のｎ形
不純物の拡散係数の差を利用することにより、上言己情
報蓄積用容量素子Ｃとｎ゛形半導体領域１３のそれぞれ
の不純物濃度を最適化することができる。これにより、
情報蓄積用容量素子Ｃの蓄積電荷量が充分に確保される
ので、メモリセルのソフトエラー率が低減する。またｐ
ｎ接合特性の良好なｎ°形半導体領域１３を有するメモ
リセル選択用ＭＩＳＦＥＴＱｓが形成されるので、メモ
リセルのリーク電流が低減され、ＤＲＡＭのリフレッシ
ュ特性が向上する。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

前記実施例では、メモリセル選択用ＭｒＳＦＥＴＱｓと
スタックド構造の情報蓄積用容量素子Ｃとの直列回路で
構成されたメモリセルを有するＤＲＡＭの製造方法に適
用した場合について説明したが、本発明は、一般に半導
体基板上に堆積したポリシリコン膜に不純物を導入して
その抵抗値を低減するとともに、上δ己不純物の一部を
半導体基板に拡散させて上記半導体基板の一部に高不純
物濃度の半導体領域を自己整合的に形成する工程を含む
半導体集積回路装置の製造方法に広く適用することがで
きる。すなわち、拡散係数が互いに異なる二種の不純物
を上記ポリシリコン膜に導入し、上記二種の不純物の拡
散係数の差を利用することにより、上記ポリシリコン膜
と半導体領域のそれぞれの不純物濃度や、半導体領域の
深さを最適化することができるので、半導体集積回路装
置の歩留り向上、高信頼度化を実現することができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

スタックド構造を有する情報蓄積用容量素子の下部電極
を構成するポリシリコン膜に不純物を導入することによ
って上８己ポリンリ、コン膜の抵抗値を低減するととも
に、上記ポリシリコン膜に導入された上記不純物の一部
を上記ポリシリコン膜の下方のメモリセル選択用ＭＩＳ
ＦＥＴの一方の半導体領域Ｊこ拡散させることによって
上記半導体領域の一部に高不純物濃度の半導体領域を自
己整合的に形成する工程を含むメモリセル選択用ＭＩＳ
ＦＥＴとスタックド構造の情報蓄積用容量素子との直列
回路で構成されたメモリセルの製造方法において、上記
ポリシリコン膜に不純物を導入するにあたり、拡散係数
の異なる複数種の不純物を用いる本発明によれば、上記
情報蓄積用容量素子とメモリセル選択用ＭＩＳＦＥＴの
一方の半導体領域の一部に形成される高不純物濃度の半
導体領域のそれぞれの不純物濃度を最適化することがで
きるので、上記メモリセルを有する半導体集積回路装置
の歩留り向上、高信頼度化を実現することができる。

【図面の簡単な説明】

第１図乃至第６図は、本発明の一実施例である半導体集
積回路装置の製造方法を示す半導体基板の要部断面図で
ある。 ｌ・・・半導体基板、２・・・ｐ形つェル領域、３・・
・フィールド絶縁膜、４・・・ｐ形チャネルストッパ領
域、５・・・ゲート絶縁膜、６・・・ゲート電極（ワー
ド線ＷＬ）　、７．１０・・・層間絶縁膜、８・・・ｎ
−形半導体領域、９・・・サイドウオールスペーサ、１
１・φ・接続孔、１２・・′・下部電極、１２Ａ・・・
ポリシリコン膜、１３・・・ｎ−形半導体領域、１４・
・・誘電体膜、 ５ ・上部電極。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に堆積したポリシリコン膜に不純物を
   導入することによって前記ポリシリコン膜の抵抗値を低
   減するとともに、前記ポリシリコン膜に導入された前記
   不純物の一部を前記ポリシリコン膜の下方の半導体基板
   に拡散させることによって前記半導体基板の一部に高不
   純物濃度の半導体領域を自己整合的に形成する工程を含
   む半導体集積回路装置の製造方法であって、前記ポリシ
   リコン膜に前記ポリシリコン膜、前記半導体基板および
   それらの界面領域での拡散係数が異なる複数種の不純物
   を導入することを特徴とする半導体集積回路装置の製造
   方法。 ２、スタックド構造を有する情報蓄積用容量素子の下部
   電極を構成するポリシリコン膜に不純物を導入すること
   によって前記ポリシリコン膜の抵抗値を低減するととも
   に、前記ポリシリコン膜に導入された前記不純物の一部
   を前記ポリシリコン膜の下方のメモリセル選択用ＭＩＳ
   ＦＥＴの一方の半導体領域に拡散させることによっ　て
   前記半導体領域の一部に高不純物濃度の半導体領域を自
   己整合的に形成する工程を含むメモリセル選択用ＭＩＳ
   ＦＥＴとスタックド構造の情報蓄積用容量素子との直列
   回路で構成されたメモリセルを有する半導体集積回路装
   置の製造方法であって、前記ポリシリコン膜に前記ポリ
   シリコン膜、前記半導体基板およびそれらの界面領域で
   の拡散係数が異なる複数種の不純物を導入することを特
   徴とする請求項１記載の半導体集積回路装置の製造方法
   。