JPH03225419A - 加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電子回路における加算器に関するものである。

［従来の技術］ 第５図は従来の選択型の１６ビツト加算器のブロック図
である。図において、Ａ（０）〜Ａ　（１５）　、Ｂ　
（０）〜Ｂ（１５）は加算される数の各ビットを示す信
号、５は４ビツトごとに加算を実行するプロ・ンク、５
（０）〜５（１５）は各ブロック５が出力する各ビット
のサム、７は各ブロック５から出力するキャリを次段の
ブロック５に送るためのキャリ信号線を示す。第６図は
第５図におけるブロック５の内部回路のブロック図であ
る。図において、１は最下位ビットに加えられるキャリ
を０に固定した４ビツトのマンチェスタ型加算回路、１
０は最下位ビットに加えられるキャリを１に固定した４
ビツトのマンチェスタ型加算回路、１１は前段のブロッ
ク５の出力するキャリによって加算回路１、加算回路ｌ
Ｏのどちらかを選択する選択回路、６は論理ケートをＣ
（ｉ−１）は前段のブロック５か出力したキャリの反転
した信号をＣ（ｉ＋３）はブロック５か次段ブロック５
へ出力するキャリ信号を５ｏ（ｉ）〜５ｏ（ｉ＋３）は
加算回路１か出力した各ビットのサム信号を、５ｏ（ｉ
）　〜５ｌ（ｉ＋：ｌ）は加算回路（ｌＯ）か出力した
各ビットのサム信号を、Ｇｏ（ｉ＋３）は加算回路（１
）か出力したキャリの反転した１３号をＣ：１（ｉ＋３
）は加算回路（１０）か出力したキャリの反転した４３
号を、５（ｉ）〜Ｓ（ｉ＋４）は選択回路ＩＩによって
選択された最終的なブロック５のサム４３号を示す。第
７図は第６図の加算回路１の内部回路図である。図にお
いて、８はｎチャンネル相補型金属酸化膜トランジスタ
、９はｎチャンネル相補型金属酸化膜トランジスタ、Ｖ
ｃｃは電源線、Ｖｓｓはクランド線、Ｃにはクロック信
号、Ｐ（ｉ＋１）〜Ｐ（ｉ＋３）は信号へ及びＢより生
成される伝播信号、Ｇ（ｉ）〜Ｇ（ｉ＋３）は信号へ及
びＢより生成される生成信号、Ｃｏ（ｉ）　〜Ｃｏ（ｉ
＋３）は加算回路１における各ビットで生成されるキャ
リを反転した信号を示す。第８図は第６図の加算回路Ｉ
Ｏの内部回路図、第９図は第６図の選択回路１１の内部
回路図である。なお各図中、同一符号は同一のものを示
し、符号中のｉは各ブロック５ごとにｉ＝０．ｉ＝４．
ｉ＝８，１＝１２となり、記号中のｊは各選択回路１１
ごとにｊ・０，１，２．３となる。

次に従来の選択型加算器の動作について説明する。第５
図に示すように、加算は４ビツトごとのブロック５に分
割して行なわれる。各ブロック５は前段のブロック５が
出力したキャリかキャリ信号線７を通して入力され、各
ビットのサムと次段のブロック５へ出力するキャリを生
成し、全体の１６ビットの加算が実行される。各ブロッ
ク５の内部の動作を第６図について説明する。加算され
る４ビツトの数を示す信号Ａ（ｉ）〜Ａ　（ｉ＋３）　
、　Ｂ　（ｉ）〜Ｂ（ｉ＋３）か加算回路（１）と加算
回路（１０）に入力される。ここで、加算回路（１）と
加算回路１Ｄの動作を説明する。まず、加算回路１は第
７図における伝播信号Ｐ、生成信号Ｇは図中には示して
いないが論理回路を用いて、Ｇ（ｎ）−Ａ（ｎ）−Ｂ（
ｎ）、Ｐ（ｎ）＝八（ｎ）○Ｂ　（ｎ）なる論理で生成
される（ただしｎ”ｉ　−ｉ＋３）。

クロックイ、τ号ＣＫｈ）１のとき、信号Ｃｏ（ｉ）〜
Ｇｏ（ｉ÷３）か現われるノードかプリチャージされ、
このとき信号Ｐ（ｉ）　〜Ｐ（ｉ＋３）　、Ｇ（ｊ）　
〜Ｇ（ｊ＋３）ニヨー１テトランジスタかオン、オフす
る。次に、クロック信号Ｃｋか０になると、イエ号Ｇｏ
（ｉ）〜Ｃｏ（ｉ＋３）が現われるノートか条件的にデ
ィスチャージされ、信号Ｇｏ（ｉ）　〜Ｃ：ｏ（ｉ＋：
Ｉ）を得る。信号（：ｏ（ｉ）が現われるノートは信号
Ｇ（ｉ）か１てない限りディスチャージされないような
回路構成を取フているか、これはこの加算回路１が最下
位ビットに加えられるキャリか常に０であることになる
。次に加算回路ｌＯだか、第８図に示すように同じよう
な回路となっているか、信号Ｄ（ｉ）を入力するトラン
ジスタのがグランド線Ｖｓｓに接続されている。これに
よって、信５Ｐ（ｉ）、Ｇ（ｉ）がともに００ときたけ
ＣＩ　（ｊ）か１になる。これは加算回路１０か最下位
ビットに加えられるキャリか常に１であることになる。

加算回路ｌ、加算回路ＩＯはこのようにして得た信号Ｇ
ｏ（ｉ）　〜Ｃ：ｏ（ｉ＋３）、（：１（ｉ）　〜（：
ｌ（ｉ＋３）　　と伝播信号Ｐ（ｉ）〜Ｐ（ｉ＋３）と
により、図ては示していないが論理回路を用いて、５ｏ
（ｎ）＝（：ｏ（ｎ）＋Ｐ（ｎ）　、５ｔ（ｎ）＝ＣＩ
　（ｎ）　＋Ｐ　（ｎ）なる論理で、信号５ｏ（ｉ）　
〜５ｏ（ｉ＋３）　。

５１（ｉ）　〜５Ｉ（ｉ＋：］）を生成する（たたしｎ
＝ｌ〜ｉ＋３）。

次に第６図に戻って、このようにして加算回路１、加算
回路１０から出力される信号５ｏ（ｉ）〜５ｏ（ｉ＋３
）　、５ｌ（ｉ）〜５１（ｉ＋３）は、それぞれ選択回
路１１に入力される。選択回路１１は第９図に示すよう
に、前段からのキャリが０のときは５ｏ（ｊ）の方のト
ランジスタを、１のときは５ｌ（ｊ）の方のトランジス
タをオンにすることによって、正しい方の信号を選んて
５（ｉ）〜Ｓ　（ｉ　＋３）を生成する。ブロック５か
ら次段のブロック５へ出力する信号（：　（ｉ　＋３）
は、加算回路１、加算回路１０が出力したＧｏ（ｊ＋３
）　。

ｅ＝＞　Ｃ（ｉ＋３）＝Ｃ（ｉ）−ＣＩ　（ｉ＋３）＋
Ｃｏ（ｉ＋３）なる論理で生成される。

この選択型の加算器はキャリか伝わる紅路が第６図の論
理ケート６を通ることになり、各ブロック５当りゲート
２段分となる。各ブロック５内の加算回路１加算回路Ｉ
Ｏによるキャリ伝播の速度とは無関係に、全体のキャリ
が伝播することによって高速に加算を行うことかできる
。

なお、この加算器ではブロック５内の加算回路にタイナ
ミック回路を用いたマンチェスタ型加算回路を用いたか
、特にこの加算回路を用いる必要はない。

［発明か解決しようとする課題］ 従来の選択型加算器は以−トのように構成されていたの
で、高速化のために１つのブロックを構成］−るのに２
つの加算回路を用い、このためこの加算器を構成する素
子数か多きくなってしまうという問題点かあった。

本発明はに記のような問題点を解決するためになされた
もので、従来の選択型加算器の高速性を保持し、かつ素
子数を減らすことのできる加算器を得ることを目的とす
る。

［課題を解決するための手段］ 本発明に係る加算器は、複数ビットの加算を行うために
、少数ビットごとに加算を実行するいくつかの分割され
たブロックと、このブロックで出力されるキャリを他の
ブロックに入力し、前記ブロック間を直列に接続するキ
ャリ信号線を持つ加算器において、ブロック内にブロッ
クに割り当てられた少数ビットごとに加算を行い、その
最下位ビットに加えられるキャリが常に０である加算回
路と、ブロック内にキャリ信号線を通して入力された前
段のブロックのキャリが１である場合、加算回路の出力
した各ビットのサムを反転させるかを判定し、反転させ
るための信号を生成する修正回路と、ブロック内に、修
正回路の生成する信号によって加算回路の出力した各ビ
ットのサムのうち反転させる必要かあるビットのサムを
反転させる反転回路を備えたものである。

［作用］ 本発明における加算器は、全体の加算を行うために少数
ビットごとに分割されたブロック内のその少数ビットご
との加算を行い、その最下位ビットに加えられるキャリ
か常に０である加算回路か、谷ビットのサムとそのブロ
ックのキャリを出力する。またブロック内の修正回路は
前段ブロックからのキャリか１であった場合、加算回路
か出７］する各ビットのサムを反転させるかどうかを判
定し、各ビットごとにそのための信号を生成する。

反転回路は加算回路の出力したサムと修正回路のｔｌ、
成したイ、：号を入力して反転させる必要のあるじノド
を反転させ、ブロックとしてのサムを出力する。また次
段のブロックに出力されるキャリは、加算回路の出力す
るキャリ、前段のブロックから入力されたキャリ、及び
修正回路の生成する信号を論理ケートを介して生成され
る。

このようにして各ブロックの各ビットのサムが′１モ成
され、各ブロックから出力されるキャリは、キャリ信号
線によって次段のブロックに入力され全体の加算を行う
。

［′、（施例］ 以ド、ｊ：発明の一実施例を図について説明する。なお
、本発明の一実施例の加算器のブロック図は従来の加算
器と同じ第５図である。第１図は第５図におけるブロッ
ク５の内部回路のブロック図である。図において、２は
前段のブロック５から入力されたキャリか１である場合
、加算回路１の出力した各ビットのサムを反転させるか
を判定し、そのための信号を生成する修正回路、３は修
正回路２の生成する１３号によって加算回路１の出力し
た各ビットのサムの内反転させる必要のあるビットのサ
ムを反転させる反転回路、４は反転回路３と同し機能で
入力信号に対する論理が反対である反転回路、１２は論
理ゲート、Ｉ　（ｉ）〜Ｉ（ｉ＋３）は修正回路が生成
した信号を示す。第２図は修正回路２の内部回路図、第
３図は第１図における反転回路３の内部回路図である。

図において、ｊはｉ＝１．２．３を取る。第４図は第１
図における反転回路４の内部回路図である。なお、図中
、前記従来のものと同一記号は同一または相当部分であ
る。

次に本実施例の動作について説明する。なお、本実施例
も前記従来のものと同じ（１６ビツトの加算器であり、
第５図のブロック図で示すように４ビツトごとのブロッ
ク５に分けて全体の加算を行う。各ブロック５の内部の
動作を次に説明する。加算される４ビツトの数を示す信
号Ａ（ｉ）〜Ａ（ｉ＋３）　、Ｂ（ｉ）〜Ｂ（ｉ＋３）
が加算回路ｌと修正回路２に入力される。加算回路１は
従来のものと同しであり、その最下位ビットに加えられ
るキャリが０であるとして信号５ｏ（ｉ）　〜５ｏ（ｉ
＋３）　、（ｄ（ｉ＋３）を出力する。修正回路２は前
段のブロック５からの入力されるキャリが１の場合、加
算回路１で出力された信号５ｏ（ｉ）〜５ｏ（ｉ＋３）
のどのビットを反転させれば正しい結果となるかを検出
するものである。例えば、加えられる数が２進数て１０
０１と００ＩＯとすると、最下位ビットに加えられるキ
ャリが０としたときの加算した結果は、１０１１である
。

ここで、最下位ビットにキャリが加わると１１００とな
るので、１０１１の下位から１ビツト目と２ビツト目を
反転させれば良いことになる。反転させるビットは最下
位ビットに１を加えることて、それによって生じたキャ
リがどのビットまで伝播するかを凋べる必要があり、こ
れは加算回路１中で生成される伝播信号Ｐ（ｉ）〜Ｐ（
ｉ÷３）がその情報として与えられる。修正回路２の動
作を第２図ついて説明する。伝播信号が１であれば、そ
れが入力されたｎチャンネルトランジスタがオン、Ｐチ
ャネルトランジスタがオフして信号■は０となり、キャ
リが伝播されることを示す。伝播信号が０であれば、そ
れが入力されたｎチャネルトランジスタがオフ、Ｐチャ
ネルトランジスタがオンして信号Ｉは１となる。伝播信
号がＯとなったビットより上位のビットは、伝播信号が
０．１に関わらず総て１となる。このようにして、生成
される信号Ｉ（ｉ）〜Ｉ（ｉ＋３）と前段のブロック５
から入力されたキャリを反転した信号Ｃ（ｉ−１）を第
１図に示すように論理ゲート１２に入力し、前段のブロ
ック５からキャリが送られた場合に、信号１（ｉ）〜Ｉ
　（ｉ＋３）が反転回路３９反転回路４に入力されるよ
うにする。

反転回路３は第３図のように構成されており、入力され
る信号によってＳｏ　Ｕ）を反転させるようになってい
る。反転回路４は第４図のようになっており、反転回路
４とは入力に対する論理か逆である。反転回路３、反転
回路４によりブロック５カ出力するサム５（ｉ）〜Ｓ（
ｉ＋３）が出力される。また信号Ｇｏ（ｉ＋４）、Ｃ（
ｉ−１）、Ｉ（ｉ＋３）により、論理ゲート６を介して
次段のブロック５に出力するキャリを反転した信号か生
成される。

本実施例の加算器は従来の選択型加算器と同じくキャリ
の伝わる経路は、各ブロック５当り論理ケート２段分で
あり速度は同じである。そして、ブロック５内に加算回
路を２つ設けるかわりに、少ない素子数で構成できる。

修正回路を用いることにより、従来の加算器と同じ性能
を、従来の加算器より小さな規模の回路で実現できる。

なお、上記実施例ではダイナミック回路を用いたマンチ
ェスタ型加算回路を用いた場合を示したか、特にこれに
限定する必要はない。

［発明の効果］ 以上のように本発明によれば従来の選択型加算器の高速
性を保持しながら構成素子数を減らすことが可能で、極
めた安価で高性能な加算器が実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例である加算器の少数ビットご
とに加算を実行するブロック５の内部回路のブロック図
、第２図は本発明の一実施例である加算器の修正回路２
の内部回路図、第３図は本発明の一実施例である加算器
の反転回路の内部回路図、第４図は本発明の一実施例で
ある加算器の入力信号の論理が反対の反転回路の内部回
路図、第５図は従来および本発明共通の加算器のブロッ
ク図、第６図は、従来例の分割されたブロック５の内部
回路のブロック図、第７図は従来および本発明共通の最
下位ビットへのキャリを０に固定したマンチェスタ型加
算回路の内部回路図、第８図は従来の最下位ビットへの
キャリを１に固定したマンチェスタ型加算回路の内部回
路図、第９図は従来の選択回路の内部回路図を示す。 図中、５は少数ビットごとに加算を実行するいくつかの
ブロック、７はキャリ信号線、１は最下位ビットへのキ
ャリアを０に固定した加算回路、２は修正回路、 ３ ４は反転回路を示す。 なお、 図中間 符号は同 または相当部分を ンｒく−づ−。

Claims (1)

1. 【特許請求の範囲】 複数ビットの加算を行うために少数ビットごとに加算を
   実行するいくつかの分割されたブロックと、このブロッ
   クで出力されるキャリを他の前記ブロックに入力し、前
   記ブロック間を直列に接続するキャリ信号線を有する加
   算器において、前記ブロック内に前記ブロックに割り当
   てられた少数ビットごとに加算を行い、その最下位ビッ
   トに加えられるキャリが常に０である加算回路と、 前記ブロック内に前記キャリ信号線を通して入力された
   前段の前記ブロックのキャリが１である場合、前記加算
   回路の出力した各ビットのサムを反転させるかを判定し
   、反転させるための信号を生成する修正回路と、 前記ブロック内に前記修正回路の生成する信号によって
   前記加算回路の出力した各ビットのサムの内反転させる
   必要があるビットのサムを反転させる反転回路を備えた
   ことを特徴とする加算器。