JPH03225838A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03225838A JPH03225838A JP2006390A JP2006390A JPH03225838A JP H03225838 A JPH03225838 A JP H03225838A JP 2006390 A JP2006390 A JP 2006390A JP 2006390 A JP2006390 A JP 2006390A JP H03225838 A JPH03225838 A JP H03225838A
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- JP
- Japan
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- resist film
- electrodes
- mask
- rie
- plating
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、超高周波用電界効果トランジスタの製造方法
に係り、特にチップ裏面にＰｕ５（ＰｌａｔｅｄＨｅａ
ｔ ５ｉｎｋ）構造を有する電界効果トランジスタの製
造方法に関する。
に係り、特にチップ裏面にＰｕ５（ＰｌａｔｅｄＨｅａ
ｔ ５ｉｎｋ）構造を有する電界効果トランジスタの製
造方法に関する。
（従来の技術）
高周波電力用電界効果トランジスタ （以下、ＦＥＴと
略称）では、素子の集積密度を上げるため、熱抵抗の低
減前回る必要があり、チップを３０〜４０μ−に薄くし
て、チップ裏面にＰＨ５を形成している。
略称）では、素子の集積密度を上げるため、熱抵抗の低
減前回る必要があり、チップを３０〜４０μ−に薄くし
て、チップ裏面にＰＨ５を形成している。
ＰＨ５はＡｕの厚めつきが多用されており、二のＰＨＳ
電極間をエツチングすることによりＦＥＴチップに分離
される。よって１歩留良くチップを製造するには、３０
〜４０μ閣の半導体基板をエツチングする技術を確立す
る必要がある。
電極間をエツチングすることによりＦＥＴチップに分離
される。よって１歩留良くチップを製造するには、３０
〜４０μ閣の半導体基板をエツチングする技術を確立す
る必要がある。
以下に、 ＡｕＰＨ５構造を有するＦＥＴチップの従来
方法による製造工程につき、第２図（ａ）〜（Ｃ）に示
す工程順の断面図を用いて説明する。
方法による製造工程につき、第２図（ａ）〜（Ｃ）に示
す工程順の断面図を用いて説明する。
まず、表面にＦＥＴパターン１を形成した半導体基板２
を３０〜４０μ厘に薄層化した後、裏面にＰＨ８となる
Ａｕめっき電極３を選択めっきにより形成する（第２図
（ａ））。
を３０〜４０μ厘に薄層化した後、裏面にＰＨ８となる
Ａｕめっき電極３を選択めっきにより形成する（第２図
（ａ））。
次に前記Ａｕめっき電極３をマスクにして、前記電極間
をＲＩＥ （リアクティブイオンエツチング）１０によ
りエツチングを施す（第２図（ｂ））。
をＲＩＥ （リアクティブイオンエツチング）１０によ
りエツチングを施す（第２図（ｂ））。
その結果、第２図（Ｃ）に示すように半導体基板２が分
離されて半導体基板２ａとなり１分離されたＦＥＴチッ
プが完成する。
離されて半導体基板２ａとなり１分離されたＦＥＴチッ
プが完成する。
（発明が解決しようとする課題）
上記従来の製造工程では、第２図（ｂ）に示す如く、Ｒ
ＩＥを行うマスクにＰＨ３の＾Ｕめっき電極を用いてい
る。＾ＵめっきはＲＩＥに対して良好なマスク材とは言
えず、ＲＩＥのスパッタ効果によりＡｕがスパッタされ
、被エツチング面に再付着して半導体基板のエツチング
を阻害してしまう０例えば半導体基板が砒化ガリウムの
場合、ＲＩＥの条件を選んでも、Ａｕに対する砒化ガリ
ウムの選択比が小さくエツチングレートは高々０．２μ
−／ｗｉｎに過ぎない。
ＩＥを行うマスクにＰＨ３の＾Ｕめっき電極を用いてい
る。＾ＵめっきはＲＩＥに対して良好なマスク材とは言
えず、ＲＩＥのスパッタ効果によりＡｕがスパッタされ
、被エツチング面に再付着して半導体基板のエツチング
を阻害してしまう０例えば半導体基板が砒化ガリウムの
場合、ＲＩＥの条件を選んでも、Ａｕに対する砒化ガリ
ウムの選択比が小さくエツチングレートは高々０．２μ
−／ｗｉｎに過ぎない。
このため、４０μ■厚のＧａＡｓ基板をエツチングする
のに２００分の多大な時間を要する。
のに２００分の多大な時間を要する。
本発明は、上記の欠点を除去するためになされたもので
、ＲＩＥに対する良好なマスクを形成し、半導体基板の
エツチング時間を大幅に短縮できる製造方法を提供する
ことを目的とする。
、ＲＩＥに対する良好なマスクを形成し、半導体基板の
エツチング時間を大幅に短縮できる製造方法を提供する
ことを目的とする。
（課題を解決するための手段）
本発明に係る半導体装置の製造方法は、半導体基板上に
金で１０μｍ厚以上に形成された電極を複数個形成する
工程と、前記半導体基板上全面にフォトレジストを塗付
し電極上から電極間に連続した第１のフォトレジスト膜
を形成する工程と。
金で１０μｍ厚以上に形成された電極を複数個形成する
工程と、前記半導体基板上全面にフォトレジストを塗付
し電極上から電極間に連続した第１のフォトレジスト膜
を形成する工程と。
前記第１のフォトレジスト膜に積層させ第２のフォトレ
ジスト膜を前記電極間が開孔するように形成する工程と
、前記第２のフォトレジスト膜をマスクにして前記第１
のフォトレジスト膜を前記電極の上面と側面に対向する
部分のみ残して除去する工程と、前記第１および第２の
フォトレジスト膜をマスクにして前記電極間にドライエ
ツチングを施す工程を含むことを特徴とする。
ジスト膜を前記電極間が開孔するように形成する工程と
、前記第２のフォトレジスト膜をマスクにして前記第１
のフォトレジスト膜を前記電極の上面と側面に対向する
部分のみ残して除去する工程と、前記第１および第２の
フォトレジスト膜をマスクにして前記電極間にドライエ
ツチングを施す工程を含むことを特徴とする。
（作 用）
本発明は、複数個のＡｕめっき電極間より半導体基板を
ドライエツチングする際、Ａｕめっき電極をそのままマ
スクに用いる従来方法に比べ、Ａｕめっき電極を完全に
被覆したレジスト膜をマスクに用いるため、半導体基板
に対する選択比を大きくとることができ、エツチング時
間を大幅に短縮できる。
ドライエツチングする際、Ａｕめっき電極をそのままマ
スクに用いる従来方法に比べ、Ａｕめっき電極を完全に
被覆したレジスト膜をマスクに用いるため、半導体基板
に対する選択比を大きくとることができ、エツチング時
間を大幅に短縮できる。
（実施例）
以下、本発明の一実施例を図面を参照して説明する。
第１図（ａ）〜（ｆ）は半導体基板に砒化ガリウム（以
下、ＧａＡｓ）を用いたＦＥＴの製造方法を工程順に示
すいずれも断面図である。
下、ＧａＡｓ）を用いたＦＥＴの製造方法を工程順に示
すいずれも断面図である。
第１図（ａ）に示すように、 ＧａＡｓ半絶縁性基板２
表面にＦＥＴパターン１を形成した後、前記ＧａＡｓ基
板裏面にラッピング及び化学研磨を施して基板厚を４０
μ臘まで薄くし、このＧａＡｓ基板裏面に選択めっきに
よりＰＨ５となるＡｕめつき電極３を３０μ鳳厚さに形
成する。
表面にＦＥＴパターン１を形成した後、前記ＧａＡｓ基
板裏面にラッピング及び化学研磨を施して基板厚を４０
μ臘まで薄くし、このＧａＡｓ基板裏面に選択めっきに
よりＰＨ５となるＡｕめつき電極３を３０μ鳳厚さに形
成する。
次に、このＡｕめっき電極３をポジタイプのフォトレジ
スト膜で被覆する（第１図（ｂ））、なお、ポジレジス
ト膜４の形成には３０μｍ厚のＡｕめつき電極を完全に
被覆するためＬＰ−１０（商品名：ヘキスト社）を使用
し、その膜厚を１０μｍに設定した。
スト膜で被覆する（第１図（ｂ））、なお、ポジレジス
ト膜４の形成には３０μｍ厚のＡｕめつき電極を完全に
被覆するためＬＰ−１０（商品名：ヘキスト社）を使用
し、その膜厚を１０μｍに設定した。
次に、前記ポジレジスト膜４上にネガタイプのフォトレ
ジスト、例えばＯＭＲ（商品名二東京応化）を塗付し、
ネガレジスト膜５を積層形成する。そして、前記Ａｕめ
っき電極３の間に、この電極間隔より狭く開孔するよう
なネガレジストパターンを露光現像により形成する（第
１図（Ｃ））。
ジスト、例えばＯＭＲ（商品名二東京応化）を塗付し、
ネガレジスト膜５を積層形成する。そして、前記Ａｕめ
っき電極３の間に、この電極間隔より狭く開孔するよう
なネガレジストパターンを露光現像により形成する（第
１図（Ｃ））。
次に、前記ネガレジストパターンの開孔部５ａより下層
のポジレジスト膜４に露光し現像する。この時、上層の
ネガレジスト膜の開孔部５ａは、ポジレジスト膜４の露
光現像では全く影響を受けず、逆にポジレジスト膜４の
露光現像の際のマスクとなって、ネガレジスト膜開孔部
５ａからのアンダーエツチング量を少なくと抑えること
ができる。そのため、１０μｍ厚のポジレジスト膜４を
Ａｕめつき電極３の側面が残るようにパターニングする
ことができる（第１図（ｄ））。
のポジレジスト膜４に露光し現像する。この時、上層の
ネガレジスト膜の開孔部５ａは、ポジレジスト膜４の露
光現像では全く影響を受けず、逆にポジレジスト膜４の
露光現像の際のマスクとなって、ネガレジスト膜開孔部
５ａからのアンダーエツチング量を少なくと抑えること
ができる。そのため、１０μｍ厚のポジレジスト膜４を
Ａｕめつき電極３の側面が残るようにパターニングする
ことができる（第１図（ｄ））。
これによりＡｕめっき電極３の間はＧａＡｓ基板２が露
出し、 Ａｕめっき電極３はポジレジスト膜４とネガレ
ジスト膜５で完全に被覆される。よってこれらレジスト
膜をマスクにＲＩＥ １０を施し、＾Ｕめっき電極３の
間のＧａＡｓ基板２にエツチングを施し、分離されたＧ
ａＡｓ基板２ａを形成する（第１図（ｅ））。
出し、 Ａｕめっき電極３はポジレジスト膜４とネガレ
ジスト膜５で完全に被覆される。よってこれらレジスト
膜をマスクにＲＩＥ １０を施し、＾Ｕめっき電極３の
間のＧａＡｓ基板２にエツチングを施し、分離されたＧ
ａＡｓ基板２ａを形成する（第１図（ｅ））。
上記方法によれば、レジスト膜をマスクにＲＩＥを行う
ため、従来のＡｕめっき電極をマスクに用いる従来方法
に比べてＡｕの露出部がないので＋ Ａｕのスパッタリ
ングにより被エツチング面にＡｕが再付着することがな
い。したがって、ＧａＡｓ基板に対する選択比を大きく
とることができて、エツチング時間を１時間程度に抑え
ることができる。よって。
ため、従来のＡｕめっき電極をマスクに用いる従来方法
に比べてＡｕの露出部がないので＋ Ａｕのスパッタリ
ングにより被エツチング面にＡｕが再付着することがな
い。したがって、ＧａＡｓ基板に対する選択比を大きく
とることができて、エツチング時間を１時間程度に抑え
ることができる。よって。
ＧａＡｓ基板のエツチング時間を大幅に短縮できる。
次に、前記ポジレジスト膜４とネガレジスト膜５を溶解
除去することにより１分離されたＦＥＴチップが完成す
る（第１図（ｆ））。
除去することにより１分離されたＦＥＴチップが完成す
る（第１図（ｆ））。
以上述べたように本発明によれば、厚めつきのＡｕめっ
き電極をレジスト膜で完全に被覆できるので、 ＲＩ
Ｅに対する良好なマスクを提供できる。
き電極をレジスト膜で完全に被覆できるので、 ＲＩ
Ｅに対する良好なマスクを提供できる。
よって、Ａｕめっき電極をそのままマスクに用いる従来
方法に比べ、エツチング時間を大幅に短縮でき、歩留良
＜ ＦＥＴチップに分離することができる。
方法に比べ、エツチング時間を大幅に短縮でき、歩留良
＜ ＦＥＴチップに分離することができる。
第１図（ａ）〜（ｆ）は本発明にかかるＦＥＴの製造方
法を工程順に示すいずれも断面図、第２図（ａ）〜（ｃ
）は従来のＦＥＴの製造方法を工程順に示すいずれも断
面図である。
法を工程順に示すいずれも断面図、第２図（ａ）〜（ｃ
）は従来のＦＥＴの製造方法を工程順に示すいずれも断
面図である。
Claims (1)
- 半導体基板上に金で１０μｍ厚以上に形成された電極を
複数個形成する工程と、前記半導体基板上全面にフォト
レジストを塗付し電極上から電極間に連続した第１のフ
ォトレジスト膜を形成する工程と、前記第１のフォトレ
ジスト膜に積層させ第２のフォトレジスト膜を前記電極
間が開孔するように形成する工程と、前記第２のフォト
レジスト膜をマスクにして前記第１のフォトレジスト膜
を前記電極の上面と側面に対向する部分のみ残して除去
する工程と、前記第１および第２のフォトレジスト膜を
マスクにして前記電極間にドライエッチングを施す工程
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006390A JPH03225838A (ja) | 1990-01-30 | 1990-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006390A JPH03225838A (ja) | 1990-01-30 | 1990-01-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225838A true JPH03225838A (ja) | 1991-10-04 |
Family
ID=12016633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006390A Pending JPH03225838A (ja) | 1990-01-30 | 1990-01-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03225838A (ja) |
-
1990
- 1990-01-30 JP JP2006390A patent/JPH03225838A/ja active Pending
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