JPH02189936A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02189936A JPH02189936A JP1010514A JP1051489A JPH02189936A JP H02189936 A JPH02189936 A JP H02189936A JP 1010514 A JP1010514 A JP 1010514A JP 1051489 A JP1051489 A JP 1051489A JP H02189936 A JPH02189936 A JP H02189936A
- Authority
- JP
- Japan
- Prior art keywords
- passivation film
- gate
- film
- electrode
- passivation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置特にＦＥＴの電極形成後のパッシ
ベーション膜の選択的形成に関するものである。
ベーション膜の選択的形成に関するものである。
従来、この種のパッシベーション膜は、第５図に示すよ
うに、電極３を形成後に素子部全体に窒化膜等のパッシ
ベーション膜４を被着し、組立時ポンディングを行う部
分のみレジストでパターニングしておいてパッシベーシ
ョン膜４をエツチングして開口を行っていた。
うに、電極３を形成後に素子部全体に窒化膜等のパッシ
ベーション膜４を被着し、組立時ポンディングを行う部
分のみレジストでパターニングしておいてパッシベーシ
ョン膜４をエツチングして開口を行っていた。
上述した従来の方法では、電極形成後にパッシベーショ
ン膜を被着し、ポンディングパッド部を窓あけすること
により、パッシベーション膜が電極の周辺部をおおうよ
うにしているので、チップの組立時のポンディングの引
張強度を上げることができるという利点があるが、ゲー
ト近傍にもパッシベーション膜が被着されるために特性
の劣化、特にゲート抵抗低減のためにＴ型となっている
ゲートでは、ひさしの下が埋められてしまい、このため
ゲート・ドレイン間の容量が増加して電力利得が下がる
等の欠点があった。
ン膜を被着し、ポンディングパッド部を窓あけすること
により、パッシベーション膜が電極の周辺部をおおうよ
うにしているので、チップの組立時のポンディングの引
張強度を上げることができるという利点があるが、ゲー
ト近傍にもパッシベーション膜が被着されるために特性
の劣化、特にゲート抵抗低減のためにＴ型となっている
ゲートでは、ひさしの下が埋められてしまい、このため
ゲート・ドレイン間の容量が増加して電力利得が下がる
等の欠点があった。
本発明によれば、電極形成後に被着を避けたいゲートま
わりの部分をパッシベーションが直接されないようにま
た、最終的に除去できる物質で被覆し、次にパッシベー
ションとなる膜をその上に被着し、パッシベーション膜
の残すべき部分をホ）・レジストでおおって、しかる後
ゲート近傍の前述の被覆しである部分の上に被着してい
るパッシベーション膜をエツチングし、次いでホトレジ
ストとゲートまわりの前述の被覆を除去し、しかる後ボ
ンディング部分に新らたなホトレジストで窓あけを行う
パッシベーション膜の形成をともなう半導体装置の製造
方法を得る。
わりの部分をパッシベーションが直接されないようにま
た、最終的に除去できる物質で被覆し、次にパッシベー
ションとなる膜をその上に被着し、パッシベーション膜
の残すべき部分をホ）・レジストでおおって、しかる後
ゲート近傍の前述の被覆しである部分の上に被着してい
るパッシベーション膜をエツチングし、次いでホトレジ
ストとゲートまわりの前述の被覆を除去し、しかる後ボ
ンディング部分に新らたなホトレジストで窓あけを行う
パッシベーション膜の形成をともなう半導体装置の製造
方法を得る。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の縦断面図であり、第２図
および第３図にその製造方法を示す。まず、ガリウムヒ
素の半導体基板１にオーミック金属２を介して形成され
たソース・ドレインの電極３とＴＮのゲート電極５とを
形成後にポリイミドを塗布し、露光現象によりバターニ
ングを行い、ゲート近傍にポリイミド７を残す（第２図
）。その後スパッタ法によってパッシベーション膜４と
する窒化膜を２０００人程度被着し、この窒化膜のパッ
シベーション膜４を残す部分のみホトレジスト８を塗布
、露光、現像によりバターニングして残し、ドライエツ
チングによりポリイミド７」二の窒化膜のパッシベーシ
ョン膜４を除去する（第３図）。それから残っているポ
リイミド７をヒドラジン：エチレンシアミン１：１の５
０℃のウェットエツチングにより除去して、更に、電極
３」二のボンディング部のみの窒化膜によるパッシベー
ション膜４を別のホトレジストのバターニングとドライ
エツチングにより除去する。
および第３図にその製造方法を示す。まず、ガリウムヒ
素の半導体基板１にオーミック金属２を介して形成され
たソース・ドレインの電極３とＴＮのゲート電極５とを
形成後にポリイミドを塗布し、露光現象によりバターニ
ングを行い、ゲート近傍にポリイミド７を残す（第２図
）。その後スパッタ法によってパッシベーション膜４と
する窒化膜を２０００人程度被着し、この窒化膜のパッ
シベーション膜４を残す部分のみホトレジスト８を塗布
、露光、現像によりバターニングして残し、ドライエツ
チングによりポリイミド７」二の窒化膜のパッシベーシ
ョン膜４を除去する（第３図）。それから残っているポ
リイミド７をヒドラジン：エチレンシアミン１：１の５
０℃のウェットエツチングにより除去して、更に、電極
３」二のボンディング部のみの窒化膜によるパッシベー
ション膜４を別のホトレジストのバターニングとドライ
エツチングにより除去する。
第４図は本発明の他の実施例によって得た電界効果トラ
ンジスタの縦断面図である。第１〜３図の一実施例に比
しゲート電極９の形状を矩形ゲートとし、その他は第１
〜３図の一実施例と同様に電極形成したのち、ケート電
極９のまわりをポリイミドで被覆することによりゲート
電極９の上層へのパッシベーション膜の被着を避けてい
る。この実施例でもゲート電極近傍のパッシベーション
膜４を厚くしないことにより、浮遊容量や膜によるスト
レスを低減し、特性を向上させることができ、なおかつ
、電極をパッシベーション膜４で押える効果によりボン
ティング時の耐ハガレ強度を高くすることができるとい
う利点がある。
ンジスタの縦断面図である。第１〜３図の一実施例に比
しゲート電極９の形状を矩形ゲートとし、その他は第１
〜３図の一実施例と同様に電極形成したのち、ケート電
極９のまわりをポリイミドで被覆することによりゲート
電極９の上層へのパッシベーション膜の被着を避けてい
る。この実施例でもゲート電極近傍のパッシベーション
膜４を厚くしないことにより、浮遊容量や膜によるスト
レスを低減し、特性を向上させることができ、なおかつ
、電極をパッシベーション膜４で押える効果によりボン
ティング時の耐ハガレ強度を高くすることができるとい
う利点がある。
以上説明したように本発明は、電極上にパッシベーショ
ンを行いポンディングパッド部まわりに膜を被着し、ボ
ンディング時の耐ハガレ強度を保つことができる上にゲ
ート電極のまわりにはパッシベーション膜は一層のみの
薄いものにできるため、特性の劣化を伴うことがないと
いう効果がある。
ンを行いポンディングパッド部まわりに膜を被着し、ボ
ンディング時の耐ハガレ強度を保つことができる上にゲ
ート電極のまわりにはパッシベーション膜は一層のみの
薄いものにできるため、特性の劣化を伴うことがないと
いう効果がある。
得られた電界効果トランジスタの断面図である。
第５図は従来の製造方法により得られた電界効果トラン
ジスタの断面図である。
ジスタの断面図である。
１・・・・・・半導体基板、２・・・・・・オーミック
金属、３・・・・・・ＭＬ ４・・・・・・パッシベ
ーション膜、５・・・・ゲート電極、６・・・・・・第
一層の窒化膜、７・・・・・ポリイミド、訃・・・・・
ホトレジス）・、９・・・・・・ゲート電極。
金属、３・・・・・・ＭＬ ４・・・・・・パッシベ
ーション膜、５・・・・ゲート電極、６・・・・・・第
一層の窒化膜、７・・・・・ポリイミド、訃・・・・・
ホトレジス）・、９・・・・・・ゲート電極。
代理人 弁理士 内 原 晋
Claims (1)
- 電界効果トランジスタのソース、ドレインおよびゲート
の電極を形成した後に、該ソース電極とドレイン電極の
間の前記ゲート電極の周辺のみを除去可能な物質で被覆
し、パッシベーション膜を被着し、その後前記除去可能
な物質上の前記パッシベーション膜をエッチング除去し
て、前記除去可能な物質を除去することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010514A JPH02189936A (ja) | 1989-01-18 | 1989-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010514A JPH02189936A (ja) | 1989-01-18 | 1989-01-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189936A true JPH02189936A (ja) | 1990-07-25 |
Family
ID=11752331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010514A Pending JPH02189936A (ja) | 1989-01-18 | 1989-01-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189936A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358885A (en) * | 1992-08-19 | 1994-10-25 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a field effect transistor with a T-shaped gate electrode and reduced capacitance |
| US5620909A (en) * | 1995-12-04 | 1997-04-15 | Lucent Technologies Inc. | Method of depositing thin passivating film on microminiature semiconductor devices |
-
1989
- 1989-01-18 JP JP1010514A patent/JPH02189936A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358885A (en) * | 1992-08-19 | 1994-10-25 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a field effect transistor with a T-shaped gate electrode and reduced capacitance |
| US5620909A (en) * | 1995-12-04 | 1997-04-15 | Lucent Technologies Inc. | Method of depositing thin passivating film on microminiature semiconductor devices |
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