JPH04199611A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置の製造方法に係り、特にメサを有
する素子において次の工程で必要となるパターン合わせ
マークを十分な深さでかつ高精度に形成することのでき
るリソクラフィ技術に関するものである。

（従来の技術） 半導体装置の内、ＨＥＭＴなとのガリウム砒素（Ｇ　ａ
　Ａ　ｓ　）デバイスでは、電子供給層がガリウム砒素
ウェハ上にエピタキシャル層として形成されている。こ
のためデバイス形成にあたっては、電子供給層を分離す
るために不必要な領域を除去してメサ状のエピタキシャ
ル層を形成する必要が生ずる。

また、通常はこの不要領域の（以下分離領域という）の
除去工程時に後続のパターニング工程の際に必要な合わ
せマークも同時に形成する。

第２図はガリウム砒素デバイスにおける従来の製造方法
の一例を説明する工程別素子断面図である。

第２図に示す製造方法では、電子供給層の分離領域を除
去する際に同時に合わせマークを形成するようにしてい
る。

ます、第２図（ａ）に示すように、ＧａＡｓ基板３上に
バッファＧａＡｓ層２およびエピタキシャル層１を形成
したものを用意する。なおエピタキシャル層１としては
Ｎ”−ＧａＡｓ、Ｎ−ＡｌＧａＡｓ、アンドープＡｌＧ
ａＡｓ等を順次エピタキシャル成長させた複合層を通常
用いる。

ついで第２図（ｂ）に示すように、レジスト４を全面に
塗布した後、周知のりソグラフィ技術を用いて素子部電
子供給不要部分５および合わせマーク部分６を開孔する
。その後第２図（Ｃ）に示すように、この開孔されたレ
ジスト４をマスクとして所望のエツチングを行い、開孔
部のエピタキシャル層１およびバッファＧａＡｓ層２の
一部をエツチング除去して分離領域７および合わせマー
ク部分８を同時に形成する。

第２図に示す製造方法では、通常エピタキシャル層１の
厚さは１００ＯＡ以下であり、最終的に形成されるエツ
チングの深さはバッファＧａＡｓ層２を一部エッチング
するように１０００〜２００ＯＡの段差となる。

第４図は、従来の製造方法により作製されたＨ　Ｅ　Ｍ
　Ｔ素子の構成図を示すもので、第４図（ａ）は、その
平面図、また（ｂ）および（Ｃ）図はそれぞれ（ａ）図
中のＸｌ−Ｘ２、Ｙｌ−Ｔ２て切断した場合の断面図で
ある。

１１はオーミック電極を、また１２はゲート電極をそれ
ぞれ示している。図中に（Ａ）および（Ｂ）で示す部分
では、分離領域のエツチングにより生じた段差上にゲー
トメタルが形成されている。通常このゲートメタルの厚
さは３０００〜５０００人程度であり、ま堆積−ト長は
０．２５μｍ以下である。したがって例えば（Ａ）の部
分では段差が大きくなると、第４図（ｄ）に示すような
ゲート電極１２の段切れや第４図（ｅ）に示すようなは
く離が発生する。このため素子の特性不良等の問題か生
ずる。

この対応策としてＴ型ケート等の開発か行われてはいる
が、下地の半導体基板との接触部分は０．２５μｍ以下
であり、ハガレ等の欠陥を皆無にすることは不可能であ
る。

したかって段差の深さには限界があり、一定値以上には
できない。この点、第２図に示す製造方法では、合わせ
マークの段差も分離領域の段差も同じ深さとなる。通常
この段差は１０００〜２０００人程度であるため堆積視
による手動マスク合わせの場合には、十分にこの段差で
次工程のパターン合わせが実施できる。しかしＨｅ−Ｎ
ｅ等のレーザ光の反射を使用して合わせマーク座標を検
出する自動合わせ方式では、この程度の段差では反射信
号の出力不足によりマーク検出が不可能となる。

このため合わせマークの深さを深くする必要か生ずるが
、第２図の方法では分離領域の深さも深くなってしまい
、前述したゲートメタルのはく離等を招くことになる。

このため、分離領域の深さを変えずに合わせマークのみ
を深くすることか必要となる。

第３図は始めに合わせマークを形成し、次の工程で不要
部分を除去する製造方法を示している。

第３図＜ａ＞に示したものは第２図（ａ）に示したもの
と同じであり、第３図（ｂ）に示すようにレジスト４を
塗布したのち合わせマーク部分６をまず開孔する。つい
て第３図（Ｃ）に示すようにレジスト４をマスクとして
開孔部のエツチングを行い合わせマーク部分８を形成す
る。ついで第３図（ｄ）に示すように、レジストリを再
び塗布し、素子部電子供給不要部分５の開孔を行う。最
後に第３図（ｅ）に示すようにこのレジストリをマスク
として不要部分５のエツチングを行って、不要部分７を
形成する。

この製造方法では、合わせマークのエツチングと不要部
分のエツチングとを別々に実施しているため、段差の深
さを自由に選択することができる。

そして、合わせマーク部分８の段差を大きくすることが
できるため、自動合わせ方式でも十分に処理が可能とな
る。

（発明が解決しようとする課題） しかしながら、この方法ではりソゲラフイエ程が１回増
えるという問題と、さらに次の工程から不要部分を除去
したパターンとは間接合わせとなるため、合わせずれを
考慮する必要があり、この場合３σ±０，５μｍ以下の
ずれを設計時に見込んでおく必要が生ずる。

本発明は上述した従来技術の問題点を解消するためにな
されたもので、ゲートメタルの欠陥の発生を防止しつつ
レジスト塗布やプリヘーク工程を１回で行い、さらに素
子部と合わせマーク部との段差を独立に変えることがで
き、しかも最終的な合わせずれを０とすることのできる
半導体装置の製造方法を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明にかかる半導体装置の製造方法は、半導体基板上
に能動層を堆積する工程と、この上にポジ型レシジスト
を塗布し、前記能動層に溝を形成するために第１および
第２の領域が遮光されるマスクを用いて選択露光を行う
工程と、露光後の前記半導体基板を所定のガス雰囲気中
でベーキングして前記露光が行われた部分を現像液に対
して不溶解化させる工程と、前記第１の領域が遮光され
前記第２の領域が露光されるマスクを用いて選択露光を
行った後、第１の現像を行って、前記第２の領域の前記
レジストを除去する工程と、第１の現像後の前記レジス
トをマスクとして前記第２の領域の前記能動層を所望の
深さだけエツチングする工程と、前記第１の領域が露光
され前記第２の領域が遮光されるマスクを用いて選択露
光を行った後節２の現像を行って前記第１の領域の前記
レジストを除去する工程と、第２の現像後の前記レジス
トをマスクとして前記第１の領域及び前記第２の領域の
前記能動層を所望の深さだけエツチングする工程とを備
えたことを特徴とする。

（作　用） ノボラック系ポジ型レジストでは選択露光した後、アン
モニアなどのアミン系ガス雰囲気で加熱を行うと、光反
応を起こした部分の感光剤のみが抜けた状態となってア
ルカリ系の現像液には不溶解となる。このような性質を
利用し、深さの異なるエッングすべき領域以外の部分を
露光してベーキングを行った後エツチングすべき領域の
うちより深さを必要とする合せマーク部のみを露光して
エツチングし、次に分離領域を露光してエツチングする
ことにより合せマークの方が深くなった２つの溝状部分
を得ることができる。

（実施例） 以下本発明をＨＥＭＴプロセスへ適用した場合の実施例
を説明する。

第１図は、ＨＥＭＴプロセスへの適用例を示す工程別素
子断面図である。先ず第１図（ａ）に示すような基板３
上にエピタキシャル層１およびバッファ層２を堆積させ
、第１図（ｂ）に示すようにレジストを全面に塗布する
。なお本実施例ではレジストとしてＮＰＲ−８２０ＤＸ
　（商品名：長瀬産業）を用いた。このレジストはノボ
ラック系樹脂と感光剤とから成るポジ型のフォトレジス
トである。

次に、第１図（ｂ）に示すように合わせマーク部および
素子部電子供給層の分離領域にクロム層２３を有し、紫
外線２１を遮光するマスク２２を用いてレジストの露光
を行う。これによりレジストは光反応部レジスト２４と
来光反応部レジスト２５．２６とに分離される。

露光を終わった半導体基板は、現像処理を行うことなく
アンモニア等のアミンガス雰囲気中で９０″〜１００℃
でベーキングを行う。

一般にポジ型レジストは露光された部分がアルカリ現像
液によって可溶性となるが、ベーキングによって、露光
された光反応部レジストでは感光剤が抜けた状態となり
、アルカリ現像液に対して不溶解化される。

ついで第１図（Ｃ）に示すようにベーキング後の半導体
基板を合わせマーク部分のみに選択露光がなされるよう
なりロム層２３を持つマスク２２を用いて露光を行う。

このとき光透過されるクロム層２４の開口部は十分に大
きくとっておく。これは感光剤か残っている部分は最初
の露光で決っており、この部分を十分に露光するためで
ある。

露光後にテトラメチルアミン（ＴＭＡＨ）系やコリン系
等のアルカリ現像液を用いて現像を行うと露光された部
分のレジスト２５か溶解して除去される。ついで第１図
（ｄ）に示すようにこのパターニングされたレジストを
用いて下地のエピタキシャル層］を２０００〜３０００
人程度エツチングする。

次に第１図（ｅ）に示すように素子部の電子供給層の分
離領域のみが露光されるクロム層２３を持つマスク２２
を用いて選択露光を行い、アルカリ現像液中で現像を行
うと電子供給層の分離領域にあるレジスト２６が除去さ
れる。

この最終レジストパターンを使用して、エピタキシャル
層１を１０００〜２０００人追加エツチングすることに
より、第１図（ａ）に示すように素子部電子供給層の分
離領域２８では浅く、合わせマーク部分２８では深い段
差を持つ素子が形成される。

最終的には第１図（ｇ）に示すように合わせマーク部分
８では３０００〜５０００人と、素子部電子供給層の分
離領域７に比べて深い段差を形成することができる。

上述の実施例はポジ型ノボラック系レジストを用いた場
合を説明したか、なお本実施例で用いたノボラック系樹
脂から成るレジストに代えてイミダゾール、モノゾリン
、トリエタノールアミン等を含んだイメージリバーサル
レジストを使用してパターニングを行うことも可能であ
る。このようなイメージリバーサル用レジストを使用し
た場合でも同様に異なる段差を持つ素子の形成が同様に
可能であった。

またエピタキシャル層のエツチングに際しては、本実施
例の場合にはウェットエツチングを用いたが、ドライエ
ツチングで実施してもレジストのパターニングは可能で
あり、良好なエツチングパターンが得られる。

本発明では、素子部電子供給層分離領域（第１の領域）
と合わせマーク部分（第２の領域）とが最初の露光によ
り相対位置かあらかしめ決定されるため、間接合わせに
よるズレ量を見込む必要が無くなる。

〔発明の効果〕

以上実施例に基ついて詳細に説明したように、本発明で
は素子部電子供給層分離領域（第１の領域）と合わせマ
ーク部分（第２の領域）との位置精度を保ったまま段差
を異ならせることかできるため、自動合わせての不良率
を大幅に減少させることができる。

さらにレジスト塗布やレジストのブリベーキング工程が
１回で済むためコストダウンをはかることができる。

【図面の簡単な説明】

第１図は本発明の１実施例を示す工程別素子断面図、第
２図および第３図は従来の製造方法を説明するための工
程別素子断面図、第４図はＨＥＭＴ素子の構造を示す図
で、（ａ）はその平面図、（ｂ）および（Ｃ）はその断
面図、（ｄ）および（ｅ）はゲートメタル部の段切れや
ノ＼ガレを説明するための断面図である。 トエビタキシャル層、２・−・バッ：７ｙＧａＡｓ層、
３・・・ＧａＡｓ基板、４・・・レジスト、７・・・エ
ツチング後の不要部分、８・・・エツチング後の合わせ
マーク部分、２２・・・マスク、２３・・クロム層、２
４・・・光反応部レジスト、２５．２６・・・未光反応
部レジスト、２７・合わせマーク部分、２８・・素子部
電子供給層分離領域。 出願人代理人　　　佐　　藤　　−雄 第１図 第１図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に能動層を堆積する工程と、この上に
   ポジ型レシジストを塗布し、前記能動層に溝を形成する
   ために第１および第２の領域が遮光されるマスクを用い
   て選択露光を行う工程と、露光後の前記半導体基板を所
   定のガス雰囲気中でベーキングして前記露光が行われた
   部分を現像液に対して不溶解化させる工程と、 前記第１の領域が遮光され前記第２の領域が露光される
   マスクを用いて選択露光を行った後、第１の現像を行っ
   て、前記第２の領域の前記レジストを除去する工程と、 第１の現像後の前記レジストをマスクとして前記第２の
   領域の前記能動層を所望の深さだけエッチングする工程
   と、 前記第１の領域が露光され前記第２の領域が遮光される
   マスクを用いて選択露光を行った後第２の現像を行って
   前記第１の領域の前記レジストを除去する工程と、 第２の現像後の前記レジストをマスクとして前記第１の
   領域及び前記第２の領域の前記能動層を所望の深さだけ
   エッチングする工程とを備えた半導体装置の製造方法。 ２、ポジ型レジストがノボラック系レジストであり、ガ
   スがアミン系である請求項１記載の半導体装置の製造方
   法。 ３、ポジ型レジストが熱処理により特性が反転するイメ
   ージリバーサル型レジストである請求項１記載の半導体
   装置の製造方法。 ４、能動層がガリウム−ヒ素基板上に形成されたバッフ
   ァ層とエピタキシャル成長された電流供給層である請求
   項１記載の半導体装置の製造方法。