JPH03225864A - プログラム可能読み出し専用メモリ - Google Patents
プログラム可能読み出し専用メモリInfo
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- JPH03225864A JPH03225864A JP2021527A JP2152790A JPH03225864A JP H03225864 A JPH03225864 A JP H03225864A JP 2021527 A JP2021527 A JP 2021527A JP 2152790 A JP2152790 A JP 2152790A JP H03225864 A JPH03225864 A JP H03225864A
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- JP
- Japan
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- diffusion layer
- diode
- fuse
- memory cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、一般にＦ ＲＯＭと呼ばれているプログラ
ム可能読み出し専用メモリ、特にアンタイフユーズ（ａ
ｒｌｉｆｕｓｅ）の技術を利用しに破壊形のプログラム
可能読み出し専用メモリに関する。
ム可能読み出し専用メモリ、特にアンタイフユーズ（ａ
ｒｌｉｆｕｓｅ）の技術を利用しに破壊形のプログラム
可能読み出し専用メモリに関する。
〈従来の技術〉
破壊形のプログラム可能読み出し専用メモリ（以下ｒＰ
ＲＯＭＪと称す）としては、接合破壊形とフユーズ破壊
形のものが従来から知られており、第５図と第６図はそ
れぞれのメモリセルの等師団路を示している。第５図の
接合破壊形は、２個のダイオードＤ、、Ｄ、が逆向きに
直列接続されたものでこのままでは電流は流れないか、
書き込み時に大電流を流して逆方向のダイオードを破壊
し、短絡状態にすることによって情報の書き込みを行う
。
ＲＯＭＪと称す）としては、接合破壊形とフユーズ破壊
形のものが従来から知られており、第５図と第６図はそ
れぞれのメモリセルの等師団路を示している。第５図の
接合破壊形は、２個のダイオードＤ、、Ｄ、が逆向きに
直列接続されたものでこのままでは電流は流れないか、
書き込み時に大電流を流して逆方向のダイオードを破壊
し、短絡状態にすることによって情報の書き込みを行う
。
また第６図のフユーズ破壊形では、１個のダイオードＤ
とニクロムなどの金属で構成したフユーズＦの直列回路
で構成されており、書き込み時に大電流を流してフユー
ズＦを溶断し、オフ状態にすることによって情報の書き
込みを行う。
とニクロムなどの金属で構成したフユーズＦの直列回路
で構成されており、書き込み時に大電流を流してフユー
ズＦを溶断し、オフ状態にすることによって情報の書き
込みを行う。
〈発明が解決しようとする課題〉
上述の従来技術では、いずれのタイプであっても書き込
み時に大電流か必要である。このため大電流駆動が可能
なバイポーラ技術を必要とし、結果としてＭＯ５技術で
作られる他のタイプのメモリに比べて接合破壊形やフユ
ーズ破壊形のＦＲＯＭはその集積度が低くなっていた。
み時に大電流か必要である。このため大電流駆動が可能
なバイポーラ技術を必要とし、結果としてＭＯ５技術で
作られる他のタイプのメモリに比べて接合破壊形やフユ
ーズ破壊形のＦＲＯＭはその集積度が低くなっていた。
この発明はこのような問題点に着目し、比較的小さい電
流で書き込み動作かでき、しかも大容量化か可能なＦＲ
ＯＭを提供することを目的としてなされノニものである
。
流で書き込み動作かでき、しかも大容量化か可能なＦＲ
ＯＭを提供することを目的としてなされノニものである
。
〈課題を解決するための手段〉
上述の目的を達成するために、この発明のＦＲＯＭはワ
ード線とコラム線との間にメモリセルを接続してなり、
このメモリセルは直列接続され１こダイオ−１・とアン
タイフユーズを備え、上記ダイオードは、上記アンタイ
フユーズ側の一方の電極か半導体基板に不純物拡散して
なる拡散層からなり、上記アンタイフユーズは、上記拡
散層とこの拡散層上に設けられ１こ電極とに挟まれ、上
記ワード線、コラム線間に所定電圧か印加されたとき絶
縁破壊して導通する薄さを有する絶縁膜からなることを
特徴としている。
ード線とコラム線との間にメモリセルを接続してなり、
このメモリセルは直列接続され１こダイオ−１・とアン
タイフユーズを備え、上記ダイオードは、上記アンタイ
フユーズ側の一方の電極か半導体基板に不純物拡散して
なる拡散層からなり、上記アンタイフユーズは、上記拡
散層とこの拡散層上に設けられ１こ電極とに挟まれ、上
記ワード線、コラム線間に所定電圧か印加されたとき絶
縁破壊して導通する薄さを有する絶縁膜からなることを
特徴としている。
〈作用≧
アンタイフユーズを構成する薄い絶縁膜は、比較的大き
な電圧を印加することによって絶縁破壊されて導電性と
なる。この絶縁破壊はいわゆる電圧破壊であって、比較
的小電流で行える。またダイオードの一方の拡散層をア
ンタイフユーズの一方の電極と共用するので、１ビツト
当たりの占有面積は小さく、実装相変を高くすることが
可能である。
な電圧を印加することによって絶縁破壊されて導電性と
なる。この絶縁破壊はいわゆる電圧破壊であって、比較
的小電流で行える。またダイオードの一方の拡散層をア
ンタイフユーズの一方の電極と共用するので、１ビツト
当たりの占有面積は小さく、実装相変を高くすることが
可能である。
〈実施例〉
以下、この発明のＦＲＯＭを実施例により詳細に説明す
る。
る。
第１図（ａ）は第１の実施例のＦＲＯＭのメモリセルの
等価回路を示している。ｌはワード線、２はコラム線、
３ａはダイオード、４ａはアンタイフユーズであり、ダ
イオード３ａとアンタイフユーズ４ａが直列接続されて
１ビツトのメモリセル５ａを構成し、これがワード線ｌ
とコラム線２の間に接続されている。
等価回路を示している。ｌはワード線、２はコラム線、
３ａはダイオード、４ａはアンタイフユーズであり、ダ
イオード３ａとアンタイフユーズ４ａが直列接続されて
１ビツトのメモリセル５ａを構成し、これがワード線ｌ
とコラム線２の間に接続されている。
第１図（ｂ） 、 （ｃ）はそれぞれこのメモリセル５
ａの平面、断面を示している。ダイオード３ａをＮ拡散
層１１とＰ＋拡散層１２のＰＮ接合で構成し、ワード線
１はメタルｌＯで構成している。メタル１０とＰ“拡散
層１２はコンタクト部１３で接続している。一方、アン
タイフユーズ４ａはダイオード３ａの一方の拡散層１１
と導電性ポリシリコン１６との間に薄い絶縁膜１７を挟
んで構成している。導電性ポリノリコン１６はそのまま
アンタイフユーズ４ａの一方の電極となり、またコラム
線２となっている。なお、コラム線２の抵抗を下げるた
めにポリノリコンの上に金属を付けたソリサイトのよう
な構成としてもよい。１４は絶縁酸化膜、１５は基板の
Ｐ層である。
ａの平面、断面を示している。ダイオード３ａをＮ拡散
層１１とＰ＋拡散層１２のＰＮ接合で構成し、ワード線
１はメタルｌＯで構成している。メタル１０とＰ“拡散
層１２はコンタクト部１３で接続している。一方、アン
タイフユーズ４ａはダイオード３ａの一方の拡散層１１
と導電性ポリシリコン１６との間に薄い絶縁膜１７を挟
んで構成している。導電性ポリノリコン１６はそのまま
アンタイフユーズ４ａの一方の電極となり、またコラム
線２となっている。なお、コラム線２の抵抗を下げるた
めにポリノリコンの上に金属を付けたソリサイトのよう
な構成としてもよい。１４は絶縁酸化膜、１５は基板の
Ｐ層である。
このように、ダイオード３ａの一方の拡散層１１をアン
タイフユーズの一方の電極としているので１ピツト当た
りの占有面積を小さく、実装相変を高くすることができ
る。
タイフユーズの一方の電極としているので１ピツト当た
りの占有面積を小さく、実装相変を高くすることができ
る。
第２図（ａ）は第２の実施例のＰ ＲＯ”ｖｌのメモリ
セルの等価回路を示している。この等価回路に示すよう
に、ワード線ｌとコラム線２の間にタイオート３ｂとア
〉タイフユーズ４ｂとを直列接続して１ビツトのメモリ
セル５ｂを構成している。そして、第２図（ｂ）および
同図（ｃ）に示すように、このメモリセル５ｂは、ダイ
オード３ｂをＰ拡散層２１とＮ゛拡散層２２とのＰＮ接
合で構成し、ワード線１はメタル２０で構成している。
セルの等価回路を示している。この等価回路に示すよう
に、ワード線ｌとコラム線２の間にタイオート３ｂとア
〉タイフユーズ４ｂとを直列接続して１ビツトのメモリ
セル５ｂを構成している。そして、第２図（ｂ）および
同図（ｃ）に示すように、このメモリセル５ｂは、ダイ
オード３ｂをＰ拡散層２１とＮ゛拡散層２２とのＰＮ接
合で構成し、ワード線１はメタル２０で構成している。
メタル２０とＮ“拡散層２２はコンタクト部２３で接続
している。一方、アンタイフユーズ４ｂはダイオード３
ｂの一方の拡散層２１と導電性ポリシリコン２６との間
に薄い絶縁膜２７を挟んで構成している。導電性ポリノ
リコン１６はそのままアンタイフユーズ４ｂの一方の電
極となり、またコラム線２となっている。なお、第１の
実施例と同様に、コラム線２の抵抗を下げるためにポリ
シリコンの上に金属を付けたソリサイトのような構成と
してもよい。
している。一方、アンタイフユーズ４ｂはダイオード３
ｂの一方の拡散層２１と導電性ポリシリコン２６との間
に薄い絶縁膜２７を挟んで構成している。導電性ポリノ
リコン１６はそのままアンタイフユーズ４ｂの一方の電
極となり、またコラム線２となっている。なお、第１の
実施例と同様に、コラム線２の抵抗を下げるためにポリ
シリコンの上に金属を付けたソリサイトのような構成と
してもよい。
２４は絶縁酸化膜、２５は基板のＮ層である。
第３図（ａ）は第３の実施例のＦＲＯＭのメモリセルの
等価回路を示している。この等価回路に示すように、ワ
ード線１とコラム線２の間にショットキーバリアダイオ
ード３Ｃとアンタイフユーズ４ｃを直列接続して１ビツ
トのメモリセル５Ｃを構成している。そして、第３図（
ｂ）および同図（ｃ）に示すように、このメモリセル５
ｃは、ノヨソトキーダイオード３ｃをＮ拡散層３１とア
ノード電極メタル３２とで構成している。３３はＮ拡散
層３１とアノード電極メタル３２との界面を示している
。
等価回路を示している。この等価回路に示すように、ワ
ード線１とコラム線２の間にショットキーバリアダイオ
ード３Ｃとアンタイフユーズ４ｃを直列接続して１ビツ
トのメモリセル５Ｃを構成している。そして、第３図（
ｂ）および同図（ｃ）に示すように、このメモリセル５
ｃは、ノヨソトキーダイオード３ｃをＮ拡散層３１とア
ノード電極メタル３２とで構成している。３３はＮ拡散
層３１とアノード電極メタル３２との界面を示している
。
ワード線１はメタル３０て構成し、アノード電極メタル
３２と電気的に接続している。一方、アンタイフユーズ
４ｃはノヨノトキーバリアダイオーｔ” ３ ｃのＮ拡
散層３１と導電性ポリシリコン３６との間に薄い絶縁膜
３７を挟んで構成している。
３２と電気的に接続している。一方、アンタイフユーズ
４ｃはノヨノトキーバリアダイオーｔ” ３ ｃのＮ拡
散層３１と導電性ポリシリコン３６との間に薄い絶縁膜
３７を挟んで構成している。
導電性ボリンリコン３６は、そのままアンタイフユーズ
４ｃの一方の電極、さらにコラム線２となっており、第
１．第２の実施例のようにシリサイドのような構成とし
てもよい。３４は絶縁酸化膜、３５は基板の２層である
。
４ｃの一方の電極、さらにコラム線２となっており、第
１．第２の実施例のようにシリサイドのような構成とし
てもよい。３４は絶縁酸化膜、３５は基板の２層である
。
なお、このようにンヨットキーバリアダイオード３ｃを
使用した場合、ＰＮ接合ダイオードのような少数キャリ
アの蓄積現象がなく、高速動作が可能となる。
使用した場合、ＰＮ接合ダイオードのような少数キャリ
アの蓄積現象がなく、高速動作が可能となる。
第４図：１．ｉ上述のメモリセル５ ａ、 ５ ｂまた
は５ｃを備えたＰＲＯＭのシステム全体の構成例を示し
ている。メモリセルマトリックス１００は、行方向。
は５ｃを備えたＰＲＯＭのシステム全体の構成例を示し
ている。メモリセルマトリックス１００は、行方向。
列方向にそれぞれ複数のワード線１．コラム線２を有し
、これらのワード線１．コラム線２が交叉する箇所に上
記メモリセル５ ａ、 ５ ｂまたは５ｃをマトリクス
状に設けた構成となっている。１０１は行アドレスデコ
ーダ、・１０２は列アドレスデコーダ及びセンスアンプ
を示している。Ａ ｏ ＝ Ａ ｎアドレスの人力によ
りメモリセルを選択し、８ヒツト出力Ｑ。−Ｑ７を得る
ようになっている。
、これらのワード線１．コラム線２が交叉する箇所に上
記メモリセル５ ａ、 ５ ｂまたは５ｃをマトリクス
状に設けた構成となっている。１０１は行アドレスデコ
ーダ、・１０２は列アドレスデコーダ及びセンスアンプ
を示している。Ａ ｏ ＝ Ａ ｎアドレスの人力によ
りメモリセルを選択し、８ヒツト出力Ｑ。−Ｑ７を得る
ようになっている。
書き込み動作を上記メモリセル５ｃを例として説明する
。書き込みが行われていない状態のアンタイフユーズ４
ｃは電流の流れないオフ状態となっている。書き込みを
行う場合、ワード線ｌとコラム線２との間に通常の読み
出し動作の電圧よりかなり高い電圧を印加する。例えば
読み出し動作電圧が５ｖ系ならば１８Ｖの電圧を印加す
る。この電圧印加によって薄い絶縁膜３７は絶縁破壊さ
れ、この結果Ｎ拡散層３１と導電性ポリシリコン３６の
間か導通状態（オン状態）となる。
。書き込みが行われていない状態のアンタイフユーズ４
ｃは電流の流れないオフ状態となっている。書き込みを
行う場合、ワード線ｌとコラム線２との間に通常の読み
出し動作の電圧よりかなり高い電圧を印加する。例えば
読み出し動作電圧が５ｖ系ならば１８Ｖの電圧を印加す
る。この電圧印加によって薄い絶縁膜３７は絶縁破壊さ
れ、この結果Ｎ拡散層３１と導電性ポリシリコン３６の
間か導通状態（オン状態）となる。
〈発明の効果〉
以上より明らかなように、この発明のＦ ＲＯＭは、ワ
ード線とコラム線との間にメモリセルを接続してなり、
このメモリセルは直列接続されたダイオードとアンタイ
フユーズを備え、上３己ダイオードは、上記アンタイフ
ユーズ側の一方の電極が半導体基板に不純物拡散してな
る拡散層からなり、上記アノタイフユーズは、上記拡散
層とこの拡散層上に設けられｆ二電極とに挟まれ、上記
ワード線、コラム線間に所定電圧が印加されたとき絶縁
破壊して導通する薄さを有する絶縁膜からなるので、比
較的小さい電流で容易に書き込み動作ができる。
ード線とコラム線との間にメモリセルを接続してなり、
このメモリセルは直列接続されたダイオードとアンタイ
フユーズを備え、上３己ダイオードは、上記アンタイフ
ユーズ側の一方の電極が半導体基板に不純物拡散してな
る拡散層からなり、上記アノタイフユーズは、上記拡散
層とこの拡散層上に設けられｆ二電極とに挟まれ、上記
ワード線、コラム線間に所定電圧が印加されたとき絶縁
破壊して導通する薄さを有する絶縁膜からなるので、比
較的小さい電流で容易に書き込み動作ができる。
しかしｌビット当たりの占有面積が小さく実装相変の高
い大容量のプログラム可能な読み出し専用メモリを簡単
な構成で実現することができる。
い大容量のプログラム可能な読み出し専用メモリを簡単
な構成で実現することができる。
第１図（ａ） 、 （ｂ） 、 （ｃ）はそれぞれこの
発明の第１の実施例：Ｆ）ＰＲｏＭのメモリセルの等価
回路１平面構造、断面Ｉ＃造を示す図、第２図（ａ）、
（ｂ）、 （ｃ）はそれぞれ、こ、″）発明の第２の
実施例のＰＦえｏＮｌのメモリセルの等価回路、平面構
造、断面構造を示す図、第３図（ａ） 、 （ｂ） 、
（ｃ）はそれぞれこの発明の第３の実施例のＦＲＯＭ
のメモリセルの等価回路、平面構造、断面構造を示す図
、第４図は上記第１．第２または第３の実施例のＦＲＯ
Ｍのシステム全体の構成を示す図、第５図、第６図はそ
れぞれ従来の接合破壊形、フユーズ破壊形のＦＲＯＭの
等価回路を示す図である。 ｌ・・ワード線、２・・コラム線、３ａ、３ｂ・・ＰＮ
接合ダイオード、３ｃ・・・ンヨットキーバリアダイオ
ード、４ ａ、 ４ ｂ、 ４ ｃ・・・アンタイフユ
ーズ、５ ａ、、５ ｂ、 ５ ｃ＝−メモリセル、１
０，２０．３０−、’タル、ＩＩ、１２．２＋、２２．
３１ ・拡散層、１３．２３・・コンタクト部、１６，
２６．３６・・・導電性ポリンリコン、Ｉ ７，２７．
３７・薄い絶縁膜、３２・アノード電極メタル、３３・
・・界面。 特 許 出 願 人 ンヤーブ株式会社代 理 人
弁理士 前出 葆 はか１名第２図（０） 第２図（ｂ） 第２図（ｃ） ６ 第３図（０） 第３区（Ｃ） ス＾ 第 ４ 図 ０゜ ０゜ 第５図 第６図
発明の第１の実施例：Ｆ）ＰＲｏＭのメモリセルの等価
回路１平面構造、断面Ｉ＃造を示す図、第２図（ａ）、
（ｂ）、 （ｃ）はそれぞれ、こ、″）発明の第２の
実施例のＰＦえｏＮｌのメモリセルの等価回路、平面構
造、断面構造を示す図、第３図（ａ） 、 （ｂ） 、
（ｃ）はそれぞれこの発明の第３の実施例のＦＲＯＭ
のメモリセルの等価回路、平面構造、断面構造を示す図
、第４図は上記第１．第２または第３の実施例のＦＲＯ
Ｍのシステム全体の構成を示す図、第５図、第６図はそ
れぞれ従来の接合破壊形、フユーズ破壊形のＦＲＯＭの
等価回路を示す図である。 ｌ・・ワード線、２・・コラム線、３ａ、３ｂ・・ＰＮ
接合ダイオード、３ｃ・・・ンヨットキーバリアダイオ
ード、４ ａ、 ４ ｂ、 ４ ｃ・・・アンタイフユ
ーズ、５ ａ、、５ ｂ、 ５ ｃ＝−メモリセル、１
０，２０．３０−、’タル、ＩＩ、１２．２＋、２２．
３１ ・拡散層、１３．２３・・コンタクト部、１６，
２６．３６・・・導電性ポリンリコン、Ｉ ７，２７．
３７・薄い絶縁膜、３２・アノード電極メタル、３３・
・・界面。 特 許 出 願 人 ンヤーブ株式会社代 理 人
弁理士 前出 葆 はか１名第２図（０） 第２図（ｂ） 第２図（ｃ） ６ 第３図（０） 第３区（Ｃ） ス＾ 第 ４ 図 ０゜ ０゜ 第５図 第６図
Claims (1)
- （１）ワード線とコラム線との間にメモリセルを接続し
てなり、このメモリセルは直列接続されたダイオードと
アンタイフューズを備え、 上記ダイオードは、上記アンタイフューズ側の一方の電
極が半導体基板に不純物拡散してなる拡散層からなり、 上記アンタイフューズは、上記拡散層とこの拡散層上に
設けられた電極とに挟まれ、上記ワード線、コラム線間
に所定電圧が印加されたとき絶縁破壊して導通する薄さ
を有する絶縁膜からなることを特徴とするプログラム可
能読み出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021527A JPH03225864A (ja) | 1990-01-30 | 1990-01-30 | プログラム可能読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021527A JPH03225864A (ja) | 1990-01-30 | 1990-01-30 | プログラム可能読み出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225864A true JPH03225864A (ja) | 1991-10-04 |
Family
ID=12057428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021527A Pending JPH03225864A (ja) | 1990-01-30 | 1990-01-30 | プログラム可能読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03225864A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5379250A (en) * | 1993-08-20 | 1995-01-03 | Micron Semiconductor, Inc. | Zener programmable read only memory |
| US5684732A (en) * | 1995-03-24 | 1997-11-04 | Kawasaki Steel Corporation | Semiconductor devices |
| US5851882A (en) * | 1996-05-06 | 1998-12-22 | Micron Technology, Inc. | ZPROM manufacture and design and methods for forming thin structures using spacers as an etching mask |
| JP2008047702A (ja) * | 2006-08-16 | 2008-02-28 | Nec Electronics Corp | 半導体記憶装置 |
| JP2009147003A (ja) * | 2007-12-12 | 2009-07-02 | Toshiba Corp | 半導体記憶装置 |
| US8900738B2 (en) | 2008-03-05 | 2014-12-02 | Sony Corporation | Non-aqueous electrolyte secondary battery |
-
1990
- 1990-01-30 JP JP2021527A patent/JPH03225864A/ja active Pending
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|---|---|---|---|---|
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