JPH0526771Y2 - - Google Patents
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- Publication number
- JPH0526771Y2 JPH0526771Y2 JP1985178112U JP17811285U JPH0526771Y2 JP H0526771 Y2 JPH0526771 Y2 JP H0526771Y2 JP 1985178112 U JP1985178112 U JP 1985178112U JP 17811285 U JP17811285 U JP 17811285U JP H0526771 Y2 JPH0526771 Y2 JP H0526771Y2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- section
- thyristor
- gto
- gate turn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
Description
【考案の詳細な説明】
Ａ 産業上の利用分野
本考案は、逆導通形ゲートターンオフサイリス
タ（以下ゲートターンオフサイリスタを単に
「GTO」という。）に関するものであり、特に主
GTO部とダイオード部とを分離するための構造
に特徴をもつたものである。
タ（以下ゲートターンオフサイリスタを単に
「GTO」という。）に関するものであり、特に主
GTO部とダイオード部とを分離するための構造
に特徴をもつたものである。
Ｂ 考案の概要
本考案は、主GTO部、補助GTO部及びダイオ
ード部を、主GTO部のベース層を共通にして一
体化した構造の逆導通形GTOにおいて、 主GTO部とダイオード部との間に補助GTO部
を配置すると共に、補助GTO部のエミツタ層で
あるｎ形半導体層の深さを制御してその直下のｎ
形半導体層を高抵抗層に形成し、これにより主
GTO部とダイオード部とを分離することによつ
て、 主GTO部のオフ特性等のばらつきをなくし、
歩留を向上させるようにしたものである。
ード部を、主GTO部のベース層を共通にして一
体化した構造の逆導通形GTOにおいて、 主GTO部とダイオード部との間に補助GTO部
を配置すると共に、補助GTO部のエミツタ層で
あるｎ形半導体層の深さを制御してその直下のｎ
形半導体層を高抵抗層に形成し、これにより主
GTO部とダイオード部とを分離することによつ
て、 主GTO部のオフ特性等のばらつきをなくし、
歩留を向上させるようにしたものである。
Ｃ 従来の技術
増幅ゲート構造を有する逆導通形GTOは、第
４図に示すように主GTO部１と、この主GTO部
１のゲート電流を増幅するための補助GTO部２
と、主GTO部１に逆並列接続されたダイオード
部３と、補助GTO部２のターンオフを確実にす
るための補助回路としてのダイオード４及びツエ
ナーダイオード５とから構成される。このような
逆導通形GTOの構造を第５図に示すと、主GTO
部１はエミツタ層であるｐ形半導体のP1層とベ
ース層であるｎ形半導体のN1層及びｐ形半導体
のP2層とエミツタ層であるｎ形半導体のN2層と
を積層して成る。そして補助サイリスタ部２は前
記P1層、N1層、P2層を共有し、エミツタ層であ
るｎ形半導体のN3層を更に設けて成り、ダイオ
ード部３は前記P1層、N1層を共有し、その積層
部の両側に夫々ｐ形半導体のP3層、ｎ形半導体
のN4層を設けて成る。また主GTO部１とダイオ
ード部３とを分離するために、主GTO部１とダ
イオード部３との間におけるP2層に堀込み部６
を形成してこれの直下のP2層を高抵抗層Ｒに形
成している。第５図中Ａはアノード端子、Ｋはカ
ソード端子、G1はゲート端子、ｌは中心軸であ
る。また７，８は夫々主GTO部１のカソード電
極及びゲート電極、９，１０は夫々補助GTO部
２のカソード電極及びゲート電極、１１はダイオ
ード部３のアノード電極である。
４図に示すように主GTO部１と、この主GTO部
１のゲート電流を増幅するための補助GTO部２
と、主GTO部１に逆並列接続されたダイオード
部３と、補助GTO部２のターンオフを確実にす
るための補助回路としてのダイオード４及びツエ
ナーダイオード５とから構成される。このような
逆導通形GTOの構造を第５図に示すと、主GTO
部１はエミツタ層であるｐ形半導体のP1層とベ
ース層であるｎ形半導体のN1層及びｐ形半導体
のP2層とエミツタ層であるｎ形半導体のN2層と
を積層して成る。そして補助サイリスタ部２は前
記P1層、N1層、P2層を共有し、エミツタ層であ
るｎ形半導体のN3層を更に設けて成り、ダイオ
ード部３は前記P1層、N1層を共有し、その積層
部の両側に夫々ｐ形半導体のP3層、ｎ形半導体
のN4層を設けて成る。また主GTO部１とダイオ
ード部３とを分離するために、主GTO部１とダ
イオード部３との間におけるP2層に堀込み部６
を形成してこれの直下のP2層を高抵抗層Ｒに形
成している。第５図中Ａはアノード端子、Ｋはカ
ソード端子、G1はゲート端子、ｌは中心軸であ
る。また７，８は夫々主GTO部１のカソード電
極及びゲート電極、９，１０は夫々補助GTO部
２のカソード電極及びゲート電極、１１はダイオ
ード部３のアノード電極である。
Ｄ 考案が解決しようとする問題点
上記構造のGTOにおいては、主GTO部１のタ
ーンオフ動作時には主GTO部１のカソード電極
７とダイオード部３のアノード電極１１とは、高
抵抗層Ｒを介して電気的に接続された状態にある
ので、カソード端子Ｋとゲート端子G1との間に
ターンオフ用の逆電圧を印加したときに、主
GTO部１のN2層、P2層の接合部に印加されるべ
き逆電圧は、前記高抵抗層Ｒの電圧降下値によつ
て決まる。従つて高抵抗層Ｒの抵抗値が正確に制
御されていないとGTOのオフ特性のばらつきの
原因となる。ところで従来のGTOにおいては、
エツチングにより堀込み部６を形成し、その直下
に高抵抗層Ｒを形成しているので、堀込み部の深
さの制御が困難であり、また面内での均一性も悪
い。この結果GTOのオフ特性にばらつきが生じ、
歩留まりの悪い一因になつている。またこのよう
な問題点に加えて、堀込み部の形成工程が煩雑で
あるという問題点もある。
ーンオフ動作時には主GTO部１のカソード電極
７とダイオード部３のアノード電極１１とは、高
抵抗層Ｒを介して電気的に接続された状態にある
ので、カソード端子Ｋとゲート端子G1との間に
ターンオフ用の逆電圧を印加したときに、主
GTO部１のN2層、P2層の接合部に印加されるべ
き逆電圧は、前記高抵抗層Ｒの電圧降下値によつ
て決まる。従つて高抵抗層Ｒの抵抗値が正確に制
御されていないとGTOのオフ特性のばらつきの
原因となる。ところで従来のGTOにおいては、
エツチングにより堀込み部６を形成し、その直下
に高抵抗層Ｒを形成しているので、堀込み部の深
さの制御が困難であり、また面内での均一性も悪
い。この結果GTOのオフ特性にばらつきが生じ、
歩留まりの悪い一因になつている。またこのよう
な問題点に加えて、堀込み部の形成工程が煩雑で
あるという問題点もある。
本考案はこのような問題点を解消することを目
的とするものである。
的とするものである。
Ｅ 問題点を解決するための手段
本考案は、補助GTO部を、主GTO部とダイオ
ード部との間に挾まれるように形成すると共に、
補助GTO部のゲート電極を、そのカソード電極
と主GTO部のカソード電極との間に配置し、前
記N2層と補助GTO部のゲート電極との間にｎ形
半導体層を設け、更に補助GTO部のN3層の深さ
を制御して当該N3層の直下のP2層を高抵抗層に
形成して成るものである。このような構成によれ
ば、前記高抵抗層により主GTO部とダイオード
部とが分離され、また前記ｎ形半導体層によつて
補助GTO部のゲート電流が阻止され、そのゲー
ト電流は主GTO部のN2層に流れ込まない。
ード部との間に挾まれるように形成すると共に、
補助GTO部のゲート電極を、そのカソード電極
と主GTO部のカソード電極との間に配置し、前
記N2層と補助GTO部のゲート電極との間にｎ形
半導体層を設け、更に補助GTO部のN3層の深さ
を制御して当該N3層の直下のP2層を高抵抗層に
形成して成るものである。このような構成によれ
ば、前記高抵抗層により主GTO部とダイオード
部とが分離され、また前記ｎ形半導体層によつて
補助GTO部のゲート電流が阻止され、そのゲー
ト電流は主GTO部のN2層に流れ込まない。
Ｆ 実施例
第１図は本考案の実施例を示す図であり、この
実施例では、中心部にダイオード部３を配置する
と共に、このダイオード部３を取り囲むように主
GTO部１を配置し、ダイオード部３及び主GTO
部１の間に挾まれるように補助GTO部２を配置
して成り、これら各部を同心円状に形成して成る
ものである。そして補助GTO部２のN3層の深さ
を制御してこれの直下のP2層を高抵抗層Ｒに形
成し、これによりダイオード部３と主GTO部１
とを分離する。更に前記主GTO部１のN2層と補
助GTO部２のゲート電極１０との間におけるP2
層は、ゲート電極１０からのゲート電流がN2層
に流れ込まないようにｎ形半導体のN5層を形成
する。
実施例では、中心部にダイオード部３を配置する
と共に、このダイオード部３を取り囲むように主
GTO部１を配置し、ダイオード部３及び主GTO
部１の間に挾まれるように補助GTO部２を配置
して成り、これら各部を同心円状に形成して成る
ものである。そして補助GTO部２のN3層の深さ
を制御してこれの直下のP2層を高抵抗層Ｒに形
成し、これによりダイオード部３と主GTO部１
とを分離する。更に前記主GTO部１のN2層と補
助GTO部２のゲート電極１０との間におけるP2
層は、ゲート電極１０からのゲート電流がN2層
に流れ込まないようにｎ形半導体のN5層を形成
する。
このような構成のGTOの動作について述べる
と、アノード端子Ａとカソード端子Ｋとの間にア
ノード端子Ａが正側になるように順方向電圧を印
加した状態で、ゲート端子G1とカソード端子Ｋ
との間にターンオン用の順方向電圧を印加する
と、ゲート電流がゲート端子G1→ゲート電極１
０→N3層→カソード電極９→ゲート電極８→N2
層→カソード電極７→カソード端子Ｋの経路で流
れ、これにより補助GTO部２が点弧される。こ
こでゲート電極１０からのゲート電流はN5層で
遮られるため、直接N2層に流れ込まない。そし
て補助GTO部２が点弧されると大きな電流がゲ
ート電極８に流れ込むため続いて主GTO部１が
点弧される。次にゲート端子G1とカソード端子
Ｋとの間にターンオフ用の逆電圧を印加すると補
助GTO２及び主GTO１がターンオフされる。
と、アノード端子Ａとカソード端子Ｋとの間にア
ノード端子Ａが正側になるように順方向電圧を印
加した状態で、ゲート端子G1とカソード端子Ｋ
との間にターンオン用の順方向電圧を印加する
と、ゲート電流がゲート端子G1→ゲート電極１
０→N3層→カソード電極９→ゲート電極８→N2
層→カソード電極７→カソード端子Ｋの経路で流
れ、これにより補助GTO部２が点弧される。こ
こでゲート電極１０からのゲート電流はN5層で
遮られるため、直接N2層に流れ込まない。そし
て補助GTO部２が点弧されると大きな電流がゲ
ート電極８に流れ込むため続いて主GTO部１が
点弧される。次にゲート端子G1とカソード端子
Ｋとの間にターンオフ用の逆電圧を印加すると補
助GTO２及び主GTO１がターンオフされる。
次いで第１図に示したGTOの製造例に関して
述べると、先ず第２図ａに示すように、ｎ形半導
体のシリコンウエハーの両面にガリウムを所定深
さまで拡散してP0層、N1層、P2層を形成し、そ
の後P0層を研磨またはエツチングにより除去す
る。続いてN1層、P2層の積層体の表面を例えば
二酸化珪素等の酸化膜でコーテイングして所定領
域に窓を形成し、この窓を通じて燐を拡散するこ
とにより前記積層体の表面にN2層、N3層、N4層
及びN5層を形成する（第２図ｂ）。更に積層体の
表面を酸化膜でコーテイグした後所定領域に窓を
あけ、この窓を通じてボロンを拡散することによ
り、P1層及びP3層を形成する（第２図ｃ）。なお
燐の拡散工程とボロンの拡散工程とを逆に行つて
もよい。次にライフタイム制御をし、電極を設
け、ベベリングを含む表面処理を行うことにより
GTOが作られる。P2層の表面及び各接合部の表
面は酸化膜でコーテイングしてある。
述べると、先ず第２図ａに示すように、ｎ形半導
体のシリコンウエハーの両面にガリウムを所定深
さまで拡散してP0層、N1層、P2層を形成し、そ
の後P0層を研磨またはエツチングにより除去す
る。続いてN1層、P2層の積層体の表面を例えば
二酸化珪素等の酸化膜でコーテイングして所定領
域に窓を形成し、この窓を通じて燐を拡散するこ
とにより前記積層体の表面にN2層、N3層、N4層
及びN5層を形成する（第２図ｂ）。更に積層体の
表面を酸化膜でコーテイグした後所定領域に窓を
あけ、この窓を通じてボロンを拡散することによ
り、P1層及びP3層を形成する（第２図ｃ）。なお
燐の拡散工程とボロンの拡散工程とを逆に行つて
もよい。次にライフタイム制御をし、電極を設
け、ベベリングを含む表面処理を行うことにより
GTOが作られる。P2層の表面及び各接合部の表
面は酸化膜でコーテイングしてある。
以上において本考案は、ダイオード部３、補助
GTO部２、主GTO部１を同心円状に形成する代
りに第３図に示すように各部を横に並べる構成と
してもよい。
GTO部２、主GTO部１を同心円状に形成する代
りに第３図に示すように各部を横に並べる構成と
してもよい。
Ｇ 考案の効果
以上のように本考案によれば、補助GTO部の
N3層の直下のP2層を高抵抗層に形成して主GTO
部とダイオード部との分離を行つており、N3層
は通常の拡散工程により形成することができるた
め、N3層の深さを極めて高い精度で制御するこ
とができ、これにより高抵抗層の抵抗値を揃える
ことができるので、GTOのオフ特性等のばらつ
きが改善され、歩留まりも向上する。更に補助
GTO部のN3層の形成と同時に高抵抗層を形成す
ることができるから、従来の堀込み部を備えた
GTOに比べて、堀込みという煩雑な工程が不要
であつて製造工程が簡素化される。
N3層の直下のP2層を高抵抗層に形成して主GTO
部とダイオード部との分離を行つており、N3層
は通常の拡散工程により形成することができるた
め、N3層の深さを極めて高い精度で制御するこ
とができ、これにより高抵抗層の抵抗値を揃える
ことができるので、GTOのオフ特性等のばらつ
きが改善され、歩留まりも向上する。更に補助
GTO部のN3層の形成と同時に高抵抗層を形成す
ることができるから、従来の堀込み部を備えた
GTOに比べて、堀込みという煩雑な工程が不要
であつて製造工程が簡素化される。
第１図は本考案の実施例の構造を示す断面図、
第２図は製造段階を示す工程図、第３図は本考案
の他の実施例を示す平面図、第４図は逆導通形ゲ
ートターンオフサイリスタを示す回路図、第５図
は従来の逆導通形ゲートターンオフサイリスタの
構造を示す断面図である。 １……主GTO部、２……補助GTO部、３……
ダイオード部、７，９……カソード電極、８，１
０……ゲート電極。
第２図は製造段階を示す工程図、第３図は本考案
の他の実施例を示す平面図、第４図は逆導通形ゲ
ートターンオフサイリスタを示す回路図、第５図
は従来の逆導通形ゲートターンオフサイリスタの
構造を示す断面図である。 １……主GTO部、２……補助GTO部、３……
ダイオード部、７，９……カソード電極、８，１
０……ゲート電極。
Claims (1)
- 【実用新案登録請求の範囲】 エミツタ層であるｐ形半導体のP1層とベース
層であるｎ形半導体のN1層及びｐ形半導体のP2
層とエミツタ層であるｎ形半導体のN2層とを積
層して成る主ゲートターンオフサイリスタ部と、
前記ベース層を共有し、前記主ゲートターンオフ
サイリスタ部に逆並列接続されたダイオード部
と、前記ベース層を共有すると共にエミツタ層と
してｎ形半導体のN3層を有し、オン時に前記主
ゲートターンオフサイリスタ部にゲート電流を供
給する補助ゲートターンオフサイリスタ部とを備
えて成る逆導通形ゲートターンオフサイリスタに
おいて、 中央部にダイオード部を配置し、このダイオー
ド部を取り囲むように、前記主ゲートターンオフ
サイリスタ部を配置し、ダイオード部と主ゲート
ターンオフサイリスタ部との間に前記補助ゲート
ターンオフサイリスタ部を形成すると共に、当該
補助ゲートターンオフサイリスタ部のゲート電極
を、そのカソード電極と主ゲートターンオフサイ
リスタ部のカソード電極との間に配置し、 前記N2層と補助ゲートターンオフサイリスタ
部のゲート電極との間に、当該ゲート電極よりの
ゲート電流が前記N2層に流れ込まないようにｎ
形半導体層を設け、 前記主ゲートターンオフサイリスタ部とダイオ
ード部とを分離するために、前記補助ゲートター
ンオフサイリスタ部のN3層の深さを制御して当
該N3層の直下のP2層を高抵抗層に形成したこと
を特徴とする逆導通形ゲートターンオフサイリス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985178112U JPH0526771Y2 (ja) | 1985-11-19 | 1985-11-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985178112U JPH0526771Y2 (ja) | 1985-11-19 | 1985-11-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6287457U JPS6287457U (ja) | 1987-06-04 |
| JPH0526771Y2 true JPH0526771Y2 (ja) | 1993-07-07 |
Family
ID=31119945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985178112U Expired - Lifetime JPH0526771Y2 (ja) | 1985-11-19 | 1985-11-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0526771Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5453972A (en) * | 1977-10-07 | 1979-04-27 | Nec Corp | Reverse conducting thyristor |
| JPS5596678A (en) * | 1979-01-18 | 1980-07-23 | Toyo Electric Mfg Co Ltd | Reverse conducting thyristor |
| JPS627162A (ja) * | 1985-07-03 | 1987-01-14 | Fuji Electric Co Ltd | 逆導通ゲ−トタ−ンオフサイリスタ |
-
1985
- 1985-11-19 JP JP1985178112U patent/JPH0526771Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6287457U (ja) | 1987-06-04 |
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