JPH03226684A - テスト回路 - Google Patents
テスト回路Info
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- JPH03226684A JPH03226684A JP2024095A JP2409590A JPH03226684A JP H03226684 A JPH03226684 A JP H03226684A JP 2024095 A JP2024095 A JP 2024095A JP 2409590 A JP2409590 A JP 2409590A JP H03226684 A JPH03226684 A JP H03226684A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 15
- 238000005259 measurement Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 15
- 101100381889 Botryotinia fuckeliana (strain B05.10) BOA1 gene Proteins 0.000 description 2
- 102100038797 E3 ubiquitin-protein ligase TRIM11 Human genes 0.000 description 2
- 101000664584 Homo sapiens E3 ubiquitin-protein ligase TRIM11 Proteins 0.000 description 2
- NEEQFPMRODQIKX-UHFFFAOYSA-N (S)-Dencichine Natural products OC(=O)C(N)CNC(=O)C(O)=O NEEQFPMRODQIKX-UHFFFAOYSA-N 0.000 description 1
- 102100029712 E3 ubiquitin-protein ligase TRIM58 Human genes 0.000 description 1
- 101000795365 Homo sapiens E3 ubiquitin-protein ligase TRIM58 Proteins 0.000 description 1
- NEEQFPMRODQIKX-REOHCLBHSA-N N(3)-oxalyl-L-2,3-diaminopropionic acid Chemical compound OC(=O)[C@@H](N)CNC(=O)C(O)=O NEEQFPMRODQIKX-REOHCLBHSA-N 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテスト回路に関し、特に二進数を扱う論理回路
等のテスト回路に関する。
等のテスト回路に関する。
従来、かかる二進数の論理回路等に対するテスト回路は
、各テークが被測定回路の入力端子に到着すると、すぐ
に被測定回路内部にテークを出力する構成がとられてい
る。
、各テークが被測定回路の入力端子に到着すると、すぐ
に被測定回路内部にテークを出力する構成がとられてい
る。
第５図は従来の基本構成を説明するためのテスト回路の
ブロック図である。
ブロック図である。
第５図に示すように、従来のテスト回路は、テークバス
に接続され且つアドレス選択回路１１およびセレクト信
号出力回路１２を備えた複数の入力アドレス回路（１”
−ｎ）１と、テークバス７からのテークをラッチするテ
ークラッチ回路２１および被測定回路６への入力を切り
換える入力切り換え回路２２を備えた複数のテーク入力
回路（１〜ｍ）２Ａと、テークバス７に接続され実行信
号をう、チする実行信号う、子回路３Ｉと被測定回路６
への入力モードを切り換える入力切り換え回路３２およ
びスタート信号により実行信号を出力する実行信号出力
回路３２を備えた実行信号入力回路３と、データバス７
に接続され出力アドレスを選択するアドレス選択回路４
１およびダンプ信号を出力するダン、プ信号出力回路４
２を備えた複数の出力アドレス回路（１〜ρ）４と、被
測定回路６およびデータバス７間に接続されテークを出
力する複数のテーク出力回路５Ａと、スタート信号を発
生し実行信号入力回路３に送出するスタート信号発生回
路８とを有している。
に接続され且つアドレス選択回路１１およびセレクト信
号出力回路１２を備えた複数の入力アドレス回路（１”
−ｎ）１と、テークバス７からのテークをラッチするテ
ークラッチ回路２１および被測定回路６への入力を切り
換える入力切り換え回路２２を備えた複数のテーク入力
回路（１〜ｍ）２Ａと、テークバス７に接続され実行信
号をう、チする実行信号う、子回路３Ｉと被測定回路６
への入力モードを切り換える入力切り換え回路３２およ
びスタート信号により実行信号を出力する実行信号出力
回路３２を備えた実行信号入力回路３と、データバス７
に接続され出力アドレスを選択するアドレス選択回路４
１およびダンプ信号を出力するダン、プ信号出力回路４
２を備えた複数の出力アドレス回路（１〜ρ）４と、被
測定回路６およびデータバス７間に接続されテークを出
力する複数のテーク出力回路５Ａと、スタート信号を発
生し実行信号入力回路３に送出するスタート信号発生回
路８とを有している。
第６図は従来の具体的−例を示すテスト回路図である。
第６図に示すように、かかる従来のテスト回路は第５図
に示すブロック化したテスト回路の詳細を示している。
に示すブロック化したテスト回路の詳細を示している。
ここで、ＢＩＤ１＝ＢＩＤｍは入カテータ、ＢＯＤ １
〜ＢＯＤｋは出力データ、５ＩＡＯ〜５ＩＡｎはセレク
ト信号、ＴＥＳＴはテスト信号、ＦＡＯ〜ＦＡ２はモー
ド切り換え信号、ＥＸＥはスタート信号、５ＯＡＩ−８
ＯＡ７はダンプ信号をそれぞれ表わしている。
〜ＢＯＤｋは出力データ、５ＩＡＯ〜５ＩＡｎはセレク
ト信号、ＴＥＳＴはテスト信号、ＦＡＯ〜ＦＡ２はモー
ド切り換え信号、ＥＸＥはスタート信号、５ＯＡＩ−８
ＯＡ７はダンプ信号をそれぞれ表わしている。
また、第７図は第６図に示すテスト回路のタイミンク図
である。
である。
第７図に示すように、従来のテスト回路の動作タイミン
グでは、パターン１〜パターン１２の間隔が等しい。す
なわち、アドレス選択、テータ入力、実行、テータ出力
の期間が同一であり、テークが被測定回路６の入力、Ｄ
１１〜１およびＤＩｉ＋１〜ｍに到着すると、以後ずっ
と出力し続けている。
グでは、パターン１〜パターン１２の間隔が等しい。す
なわち、アドレス選択、テータ入力、実行、テータ出力
の期間が同一であり、テークが被測定回路６の入力、Ｄ
１１〜１およびＤＩｉ＋１〜ｍに到着すると、以後ずっ
と出力し続けている。
こ発明が解決しようとする課題〕
上述した従来のテスト回路は、データが被測定回路の入
力端子に到着すると、すぐに被測定回路内部にデータを
出力する構成であるため、ＬＳＩテスターでの測定時に
被測定回路全体の動作スピードを測定できないという欠
点がある。
力端子に到着すると、すぐに被測定回路内部にデータを
出力する構成であるため、ＬＳＩテスターでの測定時に
被測定回路全体の動作スピードを測定できないという欠
点がある。
本発明の目的は、かかる被測定回路全体の動作スピード
を測定することのできるテスト回路を提供することにあ
る。
を測定することのできるテスト回路を提供することにあ
る。
７課題を解決するための手段〕
本発明のテスト回路は、データバス上のテークをラッチ
するためのアドレス選択回路および前記アドレス選択回
路に接続され前記データバス上のデータをラッチするた
めの信号を出力するセレクト信号出力回路から構成され
る入力アドレス回路と、前記テークバス上のデータをラ
ッチする回路とテスト状態および通常状態を切り替える
入力切り替え回路と被測定回路にデータを入力するため
のデータ出力回路から構成されるテーク入力回路と、前
記被測定回路をテストするための実行信号をデータバス
上からラッチする実行信号ラッチ回路とテスト状態およ
び通常状態を切り替える入力切り替え回路と前記被測定
回路に実行信号を入力するための実行信号出力回路から
構成される実行信号入力回路と、前記被測定回路からの
出力データをラッチするデータラッチ回路と前記テーク
をデータバスに出力するデータ出力回路から構成さ九る
データ出力回路と、前記被測定回路からの出力データを
ラッチするためのアドレス選択回路と前記アドレス選択
回路に呼応して被測定回路からのデータをラッチするた
めのダンプ信号を出力するダンプ信号出力回路から構成
される出力アドレス回路と、前記被測定回路へデータの
出力を開始させるためのスタート信号を発生するスター
ト信号発生回路と、前記被測定回路からのデータ出力を
終了させるストップ信号を発生するストップ信号発生回
路とを有して構成される。
するためのアドレス選択回路および前記アドレス選択回
路に接続され前記データバス上のデータをラッチするた
めの信号を出力するセレクト信号出力回路から構成され
る入力アドレス回路と、前記テークバス上のデータをラ
ッチする回路とテスト状態および通常状態を切り替える
入力切り替え回路と被測定回路にデータを入力するため
のデータ出力回路から構成されるテーク入力回路と、前
記被測定回路をテストするための実行信号をデータバス
上からラッチする実行信号ラッチ回路とテスト状態およ
び通常状態を切り替える入力切り替え回路と前記被測定
回路に実行信号を入力するための実行信号出力回路から
構成される実行信号入力回路と、前記被測定回路からの
出力データをラッチするデータラッチ回路と前記テーク
をデータバスに出力するデータ出力回路から構成さ九る
データ出力回路と、前記被測定回路からの出力データを
ラッチするためのアドレス選択回路と前記アドレス選択
回路に呼応して被測定回路からのデータをラッチするた
めのダンプ信号を出力するダンプ信号出力回路から構成
される出力アドレス回路と、前記被測定回路へデータの
出力を開始させるためのスタート信号を発生するスター
ト信号発生回路と、前記被測定回路からのデータ出力を
終了させるストップ信号を発生するストップ信号発生回
路とを有して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の基本構成を説明するためのテスト回路
のフロ、り図である。
のフロ、り図である。
第１図に示すように、本発明の基本構成は、データバス
７上のデータをラッチするためのアドレス選択回路１１
とこの選択回路１１に呼応してデータバス７上のデータ
をラッチするための信号を出力するセレクト信号出力回
路１２から構成される複数の入力アドレス回路ｌと、デ
ータハス７上のデータをう、チするデータラ、子回路２
１とテスト状態および通常状態を切り換える入力切り換
え回路２２と被測定回路６にデータを入力するデータ出
力回路２３から構成される複数のデータ入力回路２と、
被測定回路６をテストするための実行信号をデータバス
７上からラッチする実行信号ラッチ回路３１とテスト状
態および通常状態を切り換える入力切り換え回路３２と
被測定回路６に実行信号を入力する実行信号出力回路３
３から構成される実行信号入力回路３と、被測定回路６
からの田カテータをラッチするためのアドレス選択回路
４１とこのアドレス選択回路４１に呼応して被測定回路
６からのデータをラッチするための信号を出力するタン
プ信号出力回路４２から構成される複数の出力アトレス
回路４と、被測定回路６からの用カテータをラッチする
データラッチ回路５１とこのラッチデータをデータバス
７に出力するデータ出力回路５２から構成される複数の
データ出力回路５と、被測定回路６へのデータ出力を開
始する信号を発生するスタート信号発生回路８と、被測
定回路６からのデータ出力を終了する信号を発生するス
トップ信号発生回路９とを有している。
７上のデータをラッチするためのアドレス選択回路１１
とこの選択回路１１に呼応してデータバス７上のデータ
をラッチするための信号を出力するセレクト信号出力回
路１２から構成される複数の入力アドレス回路ｌと、デ
ータハス７上のデータをう、チするデータラ、子回路２
１とテスト状態および通常状態を切り換える入力切り換
え回路２２と被測定回路６にデータを入力するデータ出
力回路２３から構成される複数のデータ入力回路２と、
被測定回路６をテストするための実行信号をデータバス
７上からラッチする実行信号ラッチ回路３１とテスト状
態および通常状態を切り換える入力切り換え回路３２と
被測定回路６に実行信号を入力する実行信号出力回路３
３から構成される実行信号入力回路３と、被測定回路６
からの田カテータをラッチするためのアドレス選択回路
４１とこのアドレス選択回路４１に呼応して被測定回路
６からのデータをラッチするための信号を出力するタン
プ信号出力回路４２から構成される複数の出力アトレス
回路４と、被測定回路６からの用カテータをラッチする
データラッチ回路５１とこのラッチデータをデータバス
７に出力するデータ出力回路５２から構成される複数の
データ出力回路５と、被測定回路６へのデータ出力を開
始する信号を発生するスタート信号発生回路８と、被測
定回路６からのデータ出力を終了する信号を発生するス
トップ信号発生回路９とを有している。
第２図は本発明の第一の実施例を示すテスト回路図であ
る。
る。
第２図に示すように、本実施例は被測定回路としてのＲ
ＡＭの動作スピードを測定する場合の例であり、すべて
正論理で記述しである。ます、入力アドレスを設定する
ための入力アドレス回路１はセレクト期間中（ＦＡＯ＝
Ｏ）にデータバス７からのデータＢＩＡＯ〜ｎによりデ
ータバス７上のデータＢＩＵ、ＢＩＤＩ〜ｍをラッチす
る回路を選択するためにＮＯＲゲートおよびインバータ
で構成したアドレス選択回路１１と、データ入力期間中
（ＦＡ２＝０）にデータバス７からのデータＢＩＵ、Ｂ
ＩＤＩ〜ｍをラッチするためのセレクト信号Ｓ Ｉ Ａ
１− ｎを出力するためにＮＯＲゲートとＮ Ａ Ｎ
Ｄケートおよびインバータで構成したセレクト信号出
力回路１２とを有している。また、データ入力回路２は
データ入力期間中（ＦＡ２＝０）にデータバス７からの
データＢＩＤＩ〜ｍをセレクト信号５ＩＡＩ−ｎにより
ラッチするためにインバータで構成したデータラッチ回
路２１と、スタート信号ＥＸＥによりデータラッチ回路
２１にラッチしたデータをＲＡＭ６に出力するためにＡ
Ｎ ＤゲートおよびＡＭＰで構成したデータ出力回路
２３と、ＲＡＭ６に入力するデータをテスト時に通常状
態からテスト状態に切り換えるためにインバータおよび
ＭＯＳ）ランジスタで構成した入力切り換え回路２２と
を有している。また、実行信号入力回路３は、データ入
力期間中（ＦＡ２＝０）にデータバス７からの実行信号
ＢＩＵをセレクト信号Ｓ ＩＡＯによりラッチするため
にインバータで構成した実行信号ラッチ回路３１と、ス
タート信号ＥＸＥにより先の実行信号ラッチ回路３１に
ラッチしたデータを出力するためのＮＡＮＤゲートで構
成した実行信号出力回路３３と、インバータおよびＭＯ
Ｓ）ランジスタで構成した入力切り換え回路３２とを有
している。また、出力アドレス回路４は、前述したアド
レス選択回路１１と同様なアドレス選択回路４１と、デ
ータ出力期間中（ＦＡＩ＝０）にＲＡＭ６からのデータ
をデータバス７に出力するためのタンプ信号５ＯＡＩ〜
ｆｌヲ出力するインバータおよびＡＮＤゲートで構成し
たタンプ信号出力回路４２とを有している。またデータ
出力回路５は、ＲＡＭ６からの出力デ”−タをストップ
信号ＥＸＥＳによりラッチするためにインバータで構成
したデータラッチ回路５１と、タンプ信号５ＯＡＩ〜ρ
によりデータラッチ回路５１にラッチしたデータをデー
タバス７に出力するためのＡＭＰで構成したデータ出力
回路５２とを有している。更に、スタート信号発生回路
８は、ＲＡ Ｍ ６に対するアトルスおよびデータ等の
入力を開始するためのスタート信号ＥＸＥを発生し、ス
トップ信号発生回路９は、ＲＡＭ６からの読み出しデー
タをラッチするためのストップ信号ＥＸＥＳを発生する
回路である。尚、データバス７は書き込みアドレス、読
み出しアドレス、書き込みデータ、読み出しデータ及び
ＲＡＭ６の制御信号を伝播する。
ＡＭの動作スピードを測定する場合の例であり、すべて
正論理で記述しである。ます、入力アドレスを設定する
ための入力アドレス回路１はセレクト期間中（ＦＡＯ＝
Ｏ）にデータバス７からのデータＢＩＡＯ〜ｎによりデ
ータバス７上のデータＢＩＵ、ＢＩＤＩ〜ｍをラッチす
る回路を選択するためにＮＯＲゲートおよびインバータ
で構成したアドレス選択回路１１と、データ入力期間中
（ＦＡ２＝０）にデータバス７からのデータＢＩＵ、Ｂ
ＩＤＩ〜ｍをラッチするためのセレクト信号Ｓ Ｉ Ａ
１− ｎを出力するためにＮＯＲゲートとＮ Ａ Ｎ
Ｄケートおよびインバータで構成したセレクト信号出
力回路１２とを有している。また、データ入力回路２は
データ入力期間中（ＦＡ２＝０）にデータバス７からの
データＢＩＤＩ〜ｍをセレクト信号５ＩＡＩ−ｎにより
ラッチするためにインバータで構成したデータラッチ回
路２１と、スタート信号ＥＸＥによりデータラッチ回路
２１にラッチしたデータをＲＡＭ６に出力するためにＡ
Ｎ ＤゲートおよびＡＭＰで構成したデータ出力回路
２３と、ＲＡＭ６に入力するデータをテスト時に通常状
態からテスト状態に切り換えるためにインバータおよび
ＭＯＳ）ランジスタで構成した入力切り換え回路２２と
を有している。また、実行信号入力回路３は、データ入
力期間中（ＦＡ２＝０）にデータバス７からの実行信号
ＢＩＵをセレクト信号Ｓ ＩＡＯによりラッチするため
にインバータで構成した実行信号ラッチ回路３１と、ス
タート信号ＥＸＥにより先の実行信号ラッチ回路３１に
ラッチしたデータを出力するためのＮＡＮＤゲートで構
成した実行信号出力回路３３と、インバータおよびＭＯ
Ｓ）ランジスタで構成した入力切り換え回路３２とを有
している。また、出力アドレス回路４は、前述したアド
レス選択回路１１と同様なアドレス選択回路４１と、デ
ータ出力期間中（ＦＡＩ＝０）にＲＡＭ６からのデータ
をデータバス７に出力するためのタンプ信号５ＯＡＩ〜
ｆｌヲ出力するインバータおよびＡＮＤゲートで構成し
たタンプ信号出力回路４２とを有している。またデータ
出力回路５は、ＲＡＭ６からの出力デ”−タをストップ
信号ＥＸＥＳによりラッチするためにインバータで構成
したデータラッチ回路５１と、タンプ信号５ＯＡＩ〜ρ
によりデータラッチ回路５１にラッチしたデータをデー
タバス７に出力するためのＡＭＰで構成したデータ出力
回路５２とを有している。更に、スタート信号発生回路
８は、ＲＡ Ｍ ６に対するアトルスおよびデータ等の
入力を開始するためのスタート信号ＥＸＥを発生し、ス
トップ信号発生回路９は、ＲＡＭ６からの読み出しデー
タをラッチするためのストップ信号ＥＸＥＳを発生する
回路である。尚、データバス７は書き込みアドレス、読
み出しアドレス、書き込みデータ、読み出しデータ及び
ＲＡＭ６の制御信号を伝播する。
一方、かかるテスト回路における各種信号のうち、ＦＡ
Ｏ，ＦＡＩ、ＦＡ２はアドレス選択、テータ入力、デー
タ出力、実行のモードを設定する信号であり、またデー
タハス７上のデータＢＩＡＯ〜ＢＩＡｎおよびＢＯＡｌ
〜ＢＯＡＡは、各々入力アドレス回路（Ｏ〜ｎ）１と
出力アドレス回路（１〜Ｇ ４中の４人力ＮＯＲの一つ
のみにハイレベルを出力するようなデータである。更に
、データバス７上のデータＢＩＤＩ〜ｍは、各々データ
入力回路（１〜ｍ）２に入力するデータである。
Ｏ，ＦＡＩ、ＦＡ２はアドレス選択、テータ入力、デー
タ出力、実行のモードを設定する信号であり、またデー
タハス７上のデータＢＩＡＯ〜ＢＩＡｎおよびＢＯＡｌ
〜ＢＯＡＡは、各々入力アドレス回路（Ｏ〜ｎ）１と
出力アドレス回路（１〜Ｇ ４中の４人力ＮＯＲの一つ
のみにハイレベルを出力するようなデータである。更に
、データバス７上のデータＢＩＤＩ〜ｍは、各々データ
入力回路（１〜ｍ）２に入力するデータである。
第３図は第２図に示すテスト回路のタイミング図である
。
。
第３図に示すように、かかるテスト回路のタイミングは
ＲＡＭ６の書き込み動作スピードを測定する場合である
。今、仮にセレクト信号５ＩＡＩをデータ入力回路ｉ＝
ｍに、セレクト信号５ＩＡ２をデータ入力回路ｉ＋１〜
ｍに、ダンプ信号５ＯＡＩをデータ出力回路１〜Ｋに入
力しているとする。また、データ入力回路ｌ〜ｌは被測
定回路のＲＡＭ６の書き込みおよび読み出しアドレスと
書き込みおよび読み出し設定回路に、データ入力回路ｉ
＋１〜ｍはＲＡＭ６のデータ入力回路に、実行信号入力
回路３はＲＡＭ６の書き込み読み出し許可回路に、更に
データ出力回路１〜にはＲＡＭ６のデータ出力回路に、
それぞれ接続しているとする。以下、パターン順に説明
する。
ＲＡＭ６の書き込み動作スピードを測定する場合である
。今、仮にセレクト信号５ＩＡＩをデータ入力回路ｉ＝
ｍに、セレクト信号５ＩＡ２をデータ入力回路ｉ＋１〜
ｍに、ダンプ信号５ＯＡＩをデータ出力回路１〜Ｋに入
力しているとする。また、データ入力回路ｌ〜ｌは被測
定回路のＲＡＭ６の書き込みおよび読み出しアドレスと
書き込みおよび読み出し設定回路に、データ入力回路ｉ
＋１〜ｍはＲＡＭ６のデータ入力回路に、実行信号入力
回路３はＲＡＭ６の書き込み読み出し許可回路に、更に
データ出力回路１〜にはＲＡＭ６のデータ出力回路に、
それぞれ接続しているとする。以下、パターン順に説明
する。
まず、パターンｌで、モード切り換え信号ＦＡＯ＝０．
ＦＡ１＝ｌ、ＦＡ２＝１ （以後ＦＡ＝０１１と記す
）となり、データバス７にデータＢＩＡＩ （以後Ｆ
Ｂ＝Ｂ Ｉ Ａ １と記す）を入力する。このモード切
り換え信号ＦＡ＝０１１により、アドレス選択回路１１
はデータバス７上のデータがラッチされるアドレス選択
モードを設定される。
ＦＡ１＝ｌ、ＦＡ２＝１ （以後ＦＡ＝０１１と記す
）となり、データバス７にデータＢＩＡＩ （以後Ｆ
Ｂ＝Ｂ Ｉ Ａ １と記す）を入力する。このモード切
り換え信号ＦＡ＝０１１により、アドレス選択回路１１
はデータバス７上のデータがラッチされるアドレス選択
モードを設定される。
また、データバスＦＢ＝ＢＩＡ１により、入力アドレス
回路ｌのアドレス選択回路１１にノミ、アドレス選択回
路１１からの出力を論理値“１”とする信号がラッチさ
れる。
回路ｌのアドレス選択回路１１にノミ、アドレス選択回
路１１からの出力を論理値“１”とする信号がラッチさ
れる。
次に、パターン２で、ＦＡ＝１１０．ＦＢ＝ＢＩＤＩ〜
ｉ（ＲＡＭの書き込みアドレス、書き込み設定信号）を
入力する。このモード切り換え信号ＦＡ＝１１０により
データラッチ回路２１にデータバス７上のデータがラッ
チされるテータ入カモードを設定する。そこで、入力ア
ドレス回路ｌのセレクト信号出力回路１２からのみ論理
値“１”のセレクト信号５ＩＡｌ＝１が出力され、デー
タ入力回路１ ”−□ ｉのデータラッチ回路２１にデ
ータバス７上のデータＢＩＤＩ〜ｉが各々ラッチされる
。
ｉ（ＲＡＭの書き込みアドレス、書き込み設定信号）を
入力する。このモード切り換え信号ＦＡ＝１１０により
データラッチ回路２１にデータバス７上のデータがラッ
チされるテータ入カモードを設定する。そこで、入力ア
ドレス回路ｌのセレクト信号出力回路１２からのみ論理
値“１”のセレクト信号５ＩＡｌ＝１が出力され、デー
タ入力回路１ ”−□ ｉのデータラッチ回路２１にデ
ータバス７上のデータＢＩＤＩ〜ｉが各々ラッチされる
。
次に、パターン３壬、ＦＡ＝０１１（アドレス選択モー
ド設定）、ＦＢ＝ＢＩＡ２を入力する。
ド設定）、ＦＢ＝ＢＩＡ２を入力する。
このデータバスＦＢ＝Ｂ Ｉ Ａ ２により、入力アド
レス回路１のアドレス選択回路１１にのみ、アドレス選
択回路１１からの出力を論理値“１”とする信号がラッ
チされる。
レス回路１のアドレス選択回路１１にのみ、アドレス選
択回路１１からの出力を論理値“１”とする信号がラッ
チされる。
次に、パターン４で、ＦＡ＝１１０（データ入力モード
設定）、ＦＢ＝ＢＩＤｉ＋ｌ−ｍ （ＲＡＭへの書き込
みデータ）を入力する。従って、セレクト信号５ＩＡ２
のみが論理値゛１”となり、データ入力回路ｉ＋１〜ｍ
のデータラッチ回路２１にデータバス７上のデータがラ
ッチされる。
設定）、ＦＢ＝ＢＩＤｉ＋ｌ−ｍ （ＲＡＭへの書き込
みデータ）を入力する。従って、セレクト信号５ＩＡ２
のみが論理値゛１”となり、データ入力回路ｉ＋１〜ｍ
のデータラッチ回路２１にデータバス７上のデータがラ
ッチされる。
次に、パターン５で、ＦＡ＝０１１（アドレス選択モー
ド設定）、ＦＢ＝Ｂ！ＡＯを入力する。
ド設定）、ＦＢ＝Ｂ！ＡＯを入力する。
このデータバスＦＢ＝ＢＩＡＯにより、入力アドレス回
路（０）ｌのアドレス選択回路１１にのみ、アドレス選
択回路１１からの出力を論理値“１″とする信号がラッ
チされる。
路（０）ｌのアドレス選択回路１１にのみ、アドレス選
択回路１１からの出力を論理値“１″とする信号がラッ
チされる。
次に、パターン６で、ＦＡ＝１１０（データ入力モード
設定）、ＦＢ＝ＢＩＵ （ＲＡＭの実行信号）を入力す
る。従って、セレクト信号５ＩＡＯのみが論理値“１°
“となり、実行信号入力回路３の実行信号ラッチ回路３
１にデータバス７上のデータがラッチされる。
設定）、ＦＢ＝ＢＩＵ （ＲＡＭの実行信号）を入力す
る。従って、セレクト信号５ＩＡＯのみが論理値“１°
“となり、実行信号入力回路３の実行信号ラッチ回路３
１にデータバス７上のデータがラッチされる。
次に、パターン７で、ＦＡ＝１１１を入力する。
このモード切り換え信号ＦＡ＝１１１により、被測定回
路であるＲＡＭ６にデータを出力する実行モードが設定
される。そこで、スタート信号発生回路８からＥＸＥ＝
１が出力され、データ入力回路１−ｍのデータ出力回路
２３及び実行信号入力回路３の実行信号出力回路３３か
ら一斉にデータが圧力される。一方、データ入力回路２
の入力切り換え回路２２及び実行信号入力回路３の入力
切り換え回路３２では、テスト時に各々データ出力回路
２３及び実行信号出力回路３３からの入力が選択されて
いるため、書き込みアドレスデータＤＩＩ〜ｉ （Ｒ
ＡＭの書き込みアドレス、書き込み設定信号）とＤＩｉ
＋１〜ｍ（書き込みデータ）および実行信号Ｕは、−斉
に被測定回路のＲＡＭ６に出力される。
路であるＲＡＭ６にデータを出力する実行モードが設定
される。そこで、スタート信号発生回路８からＥＸＥ＝
１が出力され、データ入力回路１−ｍのデータ出力回路
２３及び実行信号入力回路３の実行信号出力回路３３か
ら一斉にデータが圧力される。一方、データ入力回路２
の入力切り換え回路２２及び実行信号入力回路３の入力
切り換え回路３２では、テスト時に各々データ出力回路
２３及び実行信号出力回路３３からの入力が選択されて
いるため、書き込みアドレスデータＤＩＩ〜ｉ （Ｒ
ＡＭの書き込みアドレス、書き込み設定信号）とＤＩｉ
＋１〜ｍ（書き込みデータ）および実行信号Ｕは、−斉
に被測定回路のＲＡＭ６に出力される。
次に、パターン８で％ＦＡ＝０１１（アドレス選択モー
ド設定）、 ＦＢ＝Ｂ Ｉ Ａ １を入力する。
ド設定）、 ＦＢ＝Ｂ Ｉ Ａ １を入力する。
このデータバスＦＥ＝Ｂ Ｉ Ａ １により、入力アド
レス回路１のアドレス選択回路１１にのみ、アドレス選
択回路１１からの出力を論理値°“１”とする信号がラ
ッチされる。
レス回路１のアドレス選択回路１１にのみ、アドレス選
択回路１１からの出力を論理値°“１”とする信号がラ
ッチされる。
次に、パターン９で、ＦＡ＝１１０（データ入力モード
設定）、ＦＢ＝ＢＩＤ１〜Ｂ Ｉ Ｄ ｉ （ＲＡＭの
読み出しアドレス、読み出し設定信号）を入力する。従
って、セレクト信号５ＩＡＩのみが論理値ＩＩ １”と
なり、データ入力回路１〜ｉのデータラッチ回路２１に
データバス７上のデータがラッチされる。
設定）、ＦＢ＝ＢＩＤ１〜Ｂ Ｉ Ｄ ｉ （ＲＡＭの
読み出しアドレス、読み出し設定信号）を入力する。従
って、セレクト信号５ＩＡＩのみが論理値ＩＩ １”と
なり、データ入力回路１〜ｉのデータラッチ回路２１に
データバス７上のデータがラッチされる。
次に、パターン１０で、ＦＡ＝１１１（実行モード設定
）を入力する。これにより、スタート信号発生回路８か
らスタート信号ＥＸＥ＝１が出力され、データ入力回路
１〜ｍのデータ出力回路２３及び実行信号入力回路３の
実行信号出力回路３３からＲＡＭ６の読み出しアドレス
と読み出し設定信号ＤＩｌ−ｍおよび実行信号Ｕが一斉
に被測定回路のＲＡＭ６に出力される。
）を入力する。これにより、スタート信号発生回路８か
らスタート信号ＥＸＥ＝１が出力され、データ入力回路
１〜ｍのデータ出力回路２３及び実行信号入力回路３の
実行信号出力回路３３からＲＡＭ６の読み出しアドレス
と読み出し設定信号ＤＩｌ−ｍおよび実行信号Ｕが一斉
に被測定回路のＲＡＭ６に出力される。
次に、パターン１１で、ＦＡ＝０１１（アドレス選択モ
ード設定）、ＦＢ＝ＢＯＡ１を入力する。
ード設定）、ＦＢ＝ＢＯＡ１を入力する。
このデータバスＦＢ＝ＢＯＡ１により、出力アドレス回
路（１）４のアドレス選択回路４１にのみ、アドレス選
択回路１１からの出力を論理値“１”とする信号がラッ
チされる。また、ストップ信号発生回路９からストップ
信号ＥＸＥＳが出力されるので、データ出力回路（１〜
Ｋ）５のデータラッチ回路５１にＲＡＭ６の読み出しデ
ータがラッチされる。
路（１）４のアドレス選択回路４１にのみ、アドレス選
択回路１１からの出力を論理値“１”とする信号がラッ
チされる。また、ストップ信号発生回路９からストップ
信号ＥＸＥＳが出力されるので、データ出力回路（１〜
Ｋ）５のデータラッチ回路５１にＲＡＭ６の読み出しデ
ータがラッチされる。
次に、パターン１２で、ＦＡ＝１０１（デ−タ入力モー
ド設定）を入力する。このモード切り換え信号ＦＡ＝１
０１により、データ出力回路５２からデータバス７にデ
ータを出力するデータ出力モードが設定される。従って
、出力アドレス回路（１）４のダンプ信号出力回路４２
からのみ、論理値“１″の信号５ＯＡ１＝１が出力され
、データ出力回路（１〜Ｋ）５のデータ出力回路５２か
らデータバス７にデ゛−夕が出力される。
ド設定）を入力する。このモード切り換え信号ＦＡ＝１
０１により、データ出力回路５２からデータバス７にデ
ータを出力するデータ出力モードが設定される。従って
、出力アドレス回路（１）４のダンプ信号出力回路４２
からのみ、論理値“１″の信号５ＯＡ１＝１が出力され
、データ出力回路（１〜Ｋ）５のデータ出力回路５２か
らデータバス７にデ゛−夕が出力される。
このように、ＬＳＩ７スタ等の測定時、ＲＡＭ６の書キ
込み動作時（パターン７〜パターン８）だけクロックの
レイトを短縮し、読み出しデータが正常な状態のクロッ
クのレイトから読み出しデータが正常でない状態のクロ
ックのレイトを測定することにより、ＲＡＭ６の書き込
み動作スピードを測定することができる。
込み動作時（パターン７〜パターン８）だけクロックの
レイトを短縮し、読み出しデータが正常な状態のクロッ
クのレイトから読み出しデータが正常でない状態のクロ
ックのレイトを測定することにより、ＲＡＭ６の書き込
み動作スピードを測定することができる。
第４図は本発明の第二の実施例を説明するためのテスト
回路のタイミング図である。
回路のタイミング図である。
第４図に示すように、本実施例はＲＡＭの読み出し動作
スピードを測定する場合であり、その回路構成は前述し
た第一の実施例と同様である。ここでは、ＬＳＩテスタ
ーでの測定時に、ＲＡＭの読み出し動作時（パターン７
〜パターン１１）のみクロックのレイトを短縮し、読み
出しデータが正常な状態のクロックのレイトから読み出
しデータが正常でない状態のクロックのレイトを測定す
ることにより、ＲＡＭの読み出し動作スピードを測定す
ることができる。
スピードを測定する場合であり、その回路構成は前述し
た第一の実施例と同様である。ここでは、ＬＳＩテスタ
ーでの測定時に、ＲＡＭの読み出し動作時（パターン７
〜パターン１１）のみクロックのレイトを短縮し、読み
出しデータが正常な状態のクロックのレイトから読み出
しデータが正常でない状態のクロックのレイトを測定す
ることにより、ＲＡＭの読み出し動作スピードを測定す
ることができる。
口発明の効果〕
以上説明したように、本発明のテスト回路はスタート信
号の発生により被測定回路内部にデータを出力する手段
をデータ入力回路に設は且つストップ信号の発生により
被測定回路から出力されたデータをラッチする手段をデ
ータ出力回路に設けることにより、ＲＡＭ等の被測定回
路の測定時に動作スピードを測定することができるとい
う効果がある。
号の発生により被測定回路内部にデータを出力する手段
をデータ入力回路に設は且つストップ信号の発生により
被測定回路から出力されたデータをラッチする手段をデ
ータ出力回路に設けることにより、ＲＡＭ等の被測定回
路の測定時に動作スピードを測定することができるとい
う効果がある。
第１図は本発明の基本構成を説明するためのテスト回路
のブロック図、第２図は本発明の第一の実施例を示すテ
スト回路図、第３図は第２図に示すテスト回路のタイミ
ンク図、第４図は本発明の第二の実施例を説明するため
のテスト回路のタイミング図、′第５図は従来の基本構
成を説明するためのテスト回路のブロック図、第６図は
従来の具体的−例を示すテスト回路図、第７図は第６図
に示すテスト回路のタイミング図である。 ｌ・・・・・・入力アドレス回路、２・・・・・・デー
タ入力回路、３・・・・・・実行信号内力回路、４・・
・・・・出力アドレ×回路、５・・・・・・データ出力
回路、６・・・・・・被測定回路、７・・・・・・デー
タバス、８・・・・・・スタート信号発生回路、９・・
・・・・ストップ信号発生回路、１１・・・・・・アド
レス選択回路、１２・・・・・・セレクト信号出力回路
、２１・・・・・・データラッチ回路、２２・・・・・
・入力切り換え回路、２３・・・・・・データ出力回路
、３１・・・・・・実行信号ラッチ回路、３２・・・・
・・入力切り換え回路、３３・・・・・・実行信号出力
回路、４１・・・・・・アドレス選択回路、４２・・・
・・・ダンプ信号出力回路、５１・・・・・・データラ
ッチ回路、５２・・・・・・データ出力回路、φ１．φ
２・・・・・・クロック、ＴＥＳＴ・・・・・・テスト
状態設定信号、ＦＡＯ，ＦＡＩ、ＦＡ２・・・・・・モ
ード切り換え信号、ＦＢ・・・・・・データバス、５Ｉ
ＡＯ。 ５ＩＡＩ、５ＩＡ２・・・・・・セレクト信号、Ｕ・・
・・・実行信号、５ＯＡＩ〜５ＯＡｆｆｌ・・・・・・
ダンプ信号、ＢＯＤ １〜ＢＯＤＫ・・・・・・出力デ
ータ、ＤＩＩ〜ＤＩｉ・・・・・・書き込みアドレスデ
ータ、ＤＩｉ＋１〜ＤＩｍ・・・・・・書き込みアドレ
スデータ、ＤＯＩ〜ＤＯＫ・・・・・・読み出しデータ
、ＥＸＥ・・・・・・スタート信号、ＥＸＥＳ・・・・
・・ストップ信号。
のブロック図、第２図は本発明の第一の実施例を示すテ
スト回路図、第３図は第２図に示すテスト回路のタイミ
ンク図、第４図は本発明の第二の実施例を説明するため
のテスト回路のタイミング図、′第５図は従来の基本構
成を説明するためのテスト回路のブロック図、第６図は
従来の具体的−例を示すテスト回路図、第７図は第６図
に示すテスト回路のタイミング図である。 ｌ・・・・・・入力アドレス回路、２・・・・・・デー
タ入力回路、３・・・・・・実行信号内力回路、４・・
・・・・出力アドレ×回路、５・・・・・・データ出力
回路、６・・・・・・被測定回路、７・・・・・・デー
タバス、８・・・・・・スタート信号発生回路、９・・
・・・・ストップ信号発生回路、１１・・・・・・アド
レス選択回路、１２・・・・・・セレクト信号出力回路
、２１・・・・・・データラッチ回路、２２・・・・・
・入力切り換え回路、２３・・・・・・データ出力回路
、３１・・・・・・実行信号ラッチ回路、３２・・・・
・・入力切り換え回路、３３・・・・・・実行信号出力
回路、４１・・・・・・アドレス選択回路、４２・・・
・・・ダンプ信号出力回路、５１・・・・・・データラ
ッチ回路、５２・・・・・・データ出力回路、φ１．φ
２・・・・・・クロック、ＴＥＳＴ・・・・・・テスト
状態設定信号、ＦＡＯ，ＦＡＩ、ＦＡ２・・・・・・モ
ード切り換え信号、ＦＢ・・・・・・データバス、５Ｉ
ＡＯ。 ５ＩＡＩ、５ＩＡ２・・・・・・セレクト信号、Ｕ・・
・・・実行信号、５ＯＡＩ〜５ＯＡｆｆｌ・・・・・・
ダンプ信号、ＢＯＤ １〜ＢＯＤＫ・・・・・・出力デ
ータ、ＤＩＩ〜ＤＩｉ・・・・・・書き込みアドレスデ
ータ、ＤＩｉ＋１〜ＤＩｍ・・・・・・書き込みアドレ
スデータ、ＤＯＩ〜ＤＯＫ・・・・・・読み出しデータ
、ＥＸＥ・・・・・・スタート信号、ＥＸＥＳ・・・・
・・ストップ信号。
Claims (1)
- 【特許請求の範囲】 １、データバス上のデータをラッチするためのアドレス
選択回路および前記アドレス選択回路に接続され前記デ
ータバス上のデータをラッチするための信号を出力する
セレクト信号出力回路から構成される入力アドレス回路
と、前記データバス上のデータをラッチする回路とテス
ト状態および通常状態を切り替える入力切り替え回路と
被測定回路にデータを入力するためのデータ出力回路か
ら構成されるデータ入力回路と、前記被測定回路をテス
トするための実行信号をデータバス上からラッチする実
行信号ラッチ回路とテスト状態および通常状態を切り替
える入力切り替え回路と前記被測定回路に実行信号を入
力するための実行信号出力回路から構成される実行信号
入力回路と、前記被測定回路からの出力データをラッチ
するデータラッチ回路と前記データをデータバスに出力
するデータ出力回路から構成されるデータ出力回路と、
前記被測定回路からの出力データをラッチするためのア
ドレス選択回路と前記アドレス選択回路に呼応して被測
定回路からのデータをラッチするためのダンプ信号を出
力するダンプ信号出力回路から構成される出力アドレス
回路と、前記被測定回路へデータの出力を開始させるた
めのスタート信号を発生するスタート信号発生回路と、
前記被測定回路からのデータ出力を終了させるストップ
信号を発生するストップ信号発生回路とを有することを
特徴とするテスト回路。 ２、請求項１記載のテスト回路において、スタート信号
発生回路の出力を入力するストップ信号発生回路を設け
、前記ストップ信号発生回路の出力によりデータ出力回
路のデータラッチ回路を制御することを特徴とするテス
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024095A JP2936616B2 (ja) | 1990-02-01 | 1990-02-01 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024095A JP2936616B2 (ja) | 1990-02-01 | 1990-02-01 | テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03226684A true JPH03226684A (ja) | 1991-10-07 |
| JP2936616B2 JP2936616B2 (ja) | 1999-08-23 |
Family
ID=12128818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2024095A Expired - Lifetime JP2936616B2 (ja) | 1990-02-01 | 1990-02-01 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2936616B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661098A (en) * | 1979-10-23 | 1981-05-26 | Fujitsu Ltd | Memory device possible for quick test |
| JPS60245275A (ja) * | 1984-05-18 | 1985-12-05 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・アレイ・チツプ |
-
1990
- 1990-02-01 JP JP2024095A patent/JP2936616B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661098A (en) * | 1979-10-23 | 1981-05-26 | Fujitsu Ltd | Memory device possible for quick test |
| JPS60245275A (ja) * | 1984-05-18 | 1985-12-05 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・アレイ・チツプ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2936616B2 (ja) | 1999-08-23 |
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