JPH03227114A - 入力回路 - Google Patents
入力回路Info
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- JPH03227114A JPH03227114A JP2022640A JP2264090A JPH03227114A JP H03227114 A JPH03227114 A JP H03227114A JP 2022640 A JP2022640 A JP 2022640A JP 2264090 A JP2264090 A JP 2264090A JP H03227114 A JPH03227114 A JP H03227114A
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- 230000005669 field effect Effects 0.000 claims description 7
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
- IMCUVBSHZXQITN-UHFFFAOYSA-N 4-[[4-(4-chlorophenyl)-5-(2-methoxy-2-oxoethyl)-1,3-thiazol-2-yl]amino]-4-oxobutanoic acid Chemical compound S1C(NC(=O)CCC(O)=O)=NC(C=2C=CC(Cl)=CC=2)=C1CC(=O)OC IMCUVBSHZXQITN-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- MMOXZBCLCQITDF-UHFFFAOYSA-N N,N-diethyl-m-toluamide Chemical compound CCN(CC)C(=O)C1=CC=CC(C)=C1 MMOXZBCLCQITDF-UHFFFAOYSA-N 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力回路に関し、
に有効な入力回路に関する。
従来のＣＭＯ３論理回路において、
特に消費電流の低減
論理レベル
の異なる回路からの信号を受ける入力回路として。
第３図に示す入力回路が用いられている。第３図におい
て、本人力回路は、バッファ回路２０を備え、このバッ
ファ回路２０の入力側を入力回路の入力端子２５とし、
かつこれと第１の電源線２３とが、抵抗２２で接続しで
ある。次に本回路の動作に付いて説明する。他の論理回
路の出力回路がオープンコレクタ出力であって、これと
入力端子２５とを接続した場合、入力端子２５での論理
レベルは出力トランジスタ２１がＯＮまたはＯＦＦする
ことにより、ＬＯＷレベル（第２の電源線２４電圧＋ト
ランジスタ２１の飽和電圧Ｖ。ＥＳＡＴ〜０．２Ｖ）ま
たは、ＨＩＧＨレベル（第１の電源線２３電圧）となる
。つまり、はぼＣＭＯＳレベルに変換される。この関係
をタイミング図に示したものが第６図である。
て、本人力回路は、バッファ回路２０を備え、このバッ
ファ回路２０の入力側を入力回路の入力端子２５とし、
かつこれと第１の電源線２３とが、抵抗２２で接続しで
ある。次に本回路の動作に付いて説明する。他の論理回
路の出力回路がオープンコレクタ出力であって、これと
入力端子２５とを接続した場合、入力端子２５での論理
レベルは出力トランジスタ２１がＯＮまたはＯＦＦする
ことにより、ＬＯＷレベル（第２の電源線２４電圧＋ト
ランジスタ２１の飽和電圧Ｖ。ＥＳＡＴ〜０．２Ｖ）ま
たは、ＨＩＧＨレベル（第１の電源線２３電圧）となる
。つまり、はぼＣＭＯＳレベルに変換される。この関係
をタイミング図に示したものが第６図である。
第６図において、抵抗２２の電流工。は、トランジスタ
２１を介して第２の電源線２４へ流れる。
２１を介して第２の電源線２４へ流れる。
前述した従来の入力回路では、第６図からもわかるよう
に、トランジスタ２１がＯＮの状態の時には第１の電源
線２３から第２の電源線２４へ絶えず電流工。が流れ続
け、その分消費電流が大きくなるという欠点を持つ。今
、第１の電源線２３電圧を５■、第３の電源線５電圧を
Ｏ■とすると、従来例で、抵抗２２の抵抗値Ｒ２２＝１
０にΩとすれば、トランジスタ２１がＯＮのとき、消費
電流工。は、 ■。−（５−０，２）／ １０に＝０．４８ｍＡとなる
。このとき、抵抗値Ｒ２２を大きくすれは、消費電流を
抑える事ができるが、入力端子２５のインピータンスが
大きくなるので、ノイズによる誤動作を防ぐためには、
抵抗値Ｒ２２をあまり大きくする事ができない。
に、トランジスタ２１がＯＮの状態の時には第１の電源
線２３から第２の電源線２４へ絶えず電流工。が流れ続
け、その分消費電流が大きくなるという欠点を持つ。今
、第１の電源線２３電圧を５■、第３の電源線５電圧を
Ｏ■とすると、従来例で、抵抗２２の抵抗値Ｒ２２＝１
０にΩとすれば、トランジスタ２１がＯＮのとき、消費
電流工。は、 ■。−（５−０，２）／ １０に＝０．４８ｍＡとなる
。このとき、抵抗値Ｒ２２を大きくすれは、消費電流を
抑える事ができるが、入力端子２５のインピータンスが
大きくなるので、ノイズによる誤動作を防ぐためには、
抵抗値Ｒ２２をあまり大きくする事ができない。
本発明の目的は、前記欠点が解決され、誤動作せず、し
かも消費電流を小さくした入力回路を提供することにあ
る。
かも消費電流を小さくした入力回路を提供することにあ
る。
本発明の構成は、入力端子と出力端子との間にインバー
タを備えた入力回路において、前記入力端子と第１の電
源との間に第１．第２の電界効果トランジスタをそれぞ
れ介在させ、前記第１の電界効果トランジスタのケート
を第２の電源に接続し、前記第２の電界効果トランジス
タのゲートを前記出力端子に接続したことを特徴とする
。
タを備えた入力回路において、前記入力端子と第１の電
源との間に第１．第２の電界効果トランジスタをそれぞ
れ介在させ、前記第１の電界効果トランジスタのケート
を第２の電源に接続し、前記第２の電界効果トランジス
タのゲートを前記出力端子に接続したことを特徴とする
。
次に図面を参照しながら本発明を説明する。
第１図は本発明の第１の実施例の入力回路を示す回路図
である。第１図に示すように、本実施例の入力回路は、
バッファ回路２０を備え、バッファ回路２０の入力側を
入力回路の入力端子２５と接続し、ドレインが入力端子
２５、ソースが第３の電源線５、ゲートが第１の電源線
２３に接続サレタエンハンスメント型ＮチャネルＭＯ８
）ランシスタ２と、ドレインが入力端子２５、ソースが
第３の電源線（ＧＮＤ）５、ゲートがバッファ回路２０
の出力に接続されたエンハンスメント型ＮチャネルＭＯ
８）ランジスタ３とを含み、構成されている。
である。第１図に示すように、本実施例の入力回路は、
バッファ回路２０を備え、バッファ回路２０の入力側を
入力回路の入力端子２５と接続し、ドレインが入力端子
２５、ソースが第３の電源線５、ゲートが第１の電源線
２３に接続サレタエンハンスメント型ＮチャネルＭＯ８
）ランシスタ２と、ドレインが入力端子２５、ソースが
第３の電源線（ＧＮＤ）５、ゲートがバッファ回路２０
の出力に接続されたエンハンスメント型ＮチャネルＭＯ
８）ランジスタ３とを含み、構成されている。
次に、本回路の動作について説明する。出力回路の出力
端子４がオープンコレクタ出力であってこれと入力端子
２５とを接続した場合、入力端子２５でのレベルはトラ
ンジスタ１がＯＮまたはＯＦＦする事により、ＬＯＷレ
ベル（第３の電源線５電圧）またはＨＩＧＨレベル（第
１の電源線２３電圧−トランジスタ１の飽和電圧Ｖ。ゆ
ＳＡＴ〜０．２Ｖ）となる。この関係を第４図に示す。
端子４がオープンコレクタ出力であってこれと入力端子
２５とを接続した場合、入力端子２５でのレベルはトラ
ンジスタ１がＯＮまたはＯＦＦする事により、ＬＯＷレ
ベル（第３の電源線５電圧）またはＨＩＧＨレベル（第
１の電源線２３電圧−トランジスタ１の飽和電圧Ｖ。ゆ
ＳＡＴ〜０．２Ｖ）となる。この関係を第４図に示す。
この第４図から明らかなように、トランジスタｌがＯＦ
Ｆの時、入力端子２５には第１の電源線２３から電流は
供給されず、トランジスタ２は常にＯＮ状態なので、入
力端子２５の電位はＬＯＷである。
Ｆの時、入力端子２５には第１の電源線２３から電流は
供給されず、トランジスタ２は常にＯＮ状態なので、入
力端子２５の電位はＬＯＷである。
このとき、バッファ回路２０の出力はＨＩＧＨとなるの
で、トランジスタ３もＯＮとなり、入力端子２５の電位
はＬＯＷのままである。次に、トランジスタ１がＯＮに
なると、第１の電源線２３から電流り、Ｌが流れ出す。
で、トランジスタ３もＯＮとなり、入力端子２５の電位
はＬＯＷのままである。次に、トランジスタ１がＯＮに
なると、第１の電源線２３から電流り、Ｌが流れ出す。
それにともない、入力端子２５の電位が上昇して、バッ
ファ回路２０の出力がＬＯＷとなり、トランジスタ３は
ＯＦＦとなる。このとき流れる電流は■２のみとなる。
ファ回路２０の出力がＬＯＷとなり、トランジスタ３は
ＯＦＦとなる。このとき流れる電流は■２のみとなる。
トランジスタ２とトランジスタ３の駆動能力に差をつけ
ておけば、前述した一連の動作を遅くする事なく、消費
電流を少なくする事ができる。
ておけば、前述した一連の動作を遅くする事なく、消費
電流を少なくする事ができる。
本実施例は、制御可能なプルアップ素子（トランジスタ
１３）またはプルダウン素子（トランジスタ３）と、制
御不可能なプルアップ素子（トランジスタ１２）または
プルダウン素子（トランジスタ２５）と、入力レベルを
検出して前記制御可能なプルアップまたはプルタウン素
子を制御する。
１３）またはプルダウン素子（トランジスタ３）と、制
御不可能なプルアップ素子（トランジスタ１２）または
プルダウン素子（トランジスタ２５）と、入力レベルを
検出して前記制御可能なプルアップまたはプルタウン素
子を制御する。
本実施例では、トランジスタ１がＯＮのときは、トラン
ジスタ２をハイインピーダンスとして消！電流を低減し
、トランジスタ１がＯＦＦのときは、トランジスタ３を
ロウインピーダンスとしてノイズの影響を低減している
。以下、このことについて定量的に述べる。ＭＯＳ）ラ
ンジスタの基本式において、トレイン電流工。は３極管
領域で、次式となる。
ジスタ２をハイインピーダンスとして消！電流を低減し
、トランジスタ１がＯＦＦのときは、トランジスタ３を
ロウインピーダンスとしてノイズの影響を低減している
。以下、このことについて定量的に述べる。ＭＯＳ）ラ
ンジスタの基本式において、トレイン電流工。は３極管
領域で、次式となる。
工ゎ＝β（（Ｖ ＯＶ Ｔ ） Ｖ Ｄ Ｖ Ｄ ’
／ ２ ）又、飽和領域では、次式となる。
／ ２ ）又、飽和領域では、次式となる。
ＩＳＡアーβ（ｖ ｃ Ｖ Ｔ ） ２ここで、βは
トランジスタの定数によって決まる比例係数で、■ｏは
ゲート電圧、ｖＴはしきい値電圧、Ｖｎはドレイン電圧
である。３極管領域におけるコンダクタンスｇ０は、Ｖ
Ｄ＝０■と■。＝１ｖの時の値を単純に平均すると、ｇ
、、〜３．５βである。今、トランジスタ２のコンダク
タンスｇ、、、２を、ｇｍ２二３．５β２．＝ １／１
００にとし、トランジスタ３のβを、β３＝１０・β２
とすれば、トランジスタ３の３極管領域のコンタクタン
スｇ□３はｇ、、３＝＝３．５・〜３−３５・β２＝１
／ＩＯＫとなり、トータルでのコンタクタンスはｇゆ＝
（１／ｇｍ２＋１ ／ ｇ 、３）＝ １．１ ／ １
０ Ｋとなり、従来例と同程度である。このときトラン
ジスタ１がＯＮの時流れる電流は、トランジスタ２に流
れる電流だけであるから、ｌ５ＡＴ”β（■ｏ−ｖＴ）
２−４２／３５０ＫＯ，０４５７ｍＡとなり、消費電流
をおよそｌ／１０に低減できる。トランジスタ１がＯＦ
Ｆの時は、トランジスタ３のコンタクタンスが従来例と
同程度であるので、ノイズの影響は従来例と同程度に抑
える事ができる。
トランジスタの定数によって決まる比例係数で、■ｏは
ゲート電圧、ｖＴはしきい値電圧、Ｖｎはドレイン電圧
である。３極管領域におけるコンダクタンスｇ０は、Ｖ
Ｄ＝０■と■。＝１ｖの時の値を単純に平均すると、ｇ
、、〜３．５βである。今、トランジスタ２のコンダク
タンスｇ、、、２を、ｇｍ２二３．５β２．＝ １／１
００にとし、トランジスタ３のβを、β３＝１０・β２
とすれば、トランジスタ３の３極管領域のコンタクタン
スｇ□３はｇ、、３＝＝３．５・〜３−３５・β２＝１
／ＩＯＫとなり、トータルでのコンタクタンスはｇゆ＝
（１／ｇｍ２＋１ ／ ｇ 、３）＝ １．１ ／ １
０ Ｋとなり、従来例と同程度である。このときトラン
ジスタ１がＯＮの時流れる電流は、トランジスタ２に流
れる電流だけであるから、ｌ５ＡＴ”β（■ｏ−ｖＴ）
２−４２／３５０ＫＯ，０４５７ｍＡとなり、消費電流
をおよそｌ／１０に低減できる。トランジスタ１がＯＦ
Ｆの時は、トランジスタ３のコンタクタンスが従来例と
同程度であるので、ノイズの影響は従来例と同程度に抑
える事ができる。
第２図は本発明の第２の実施例の入力回路を示す回路図
である。第２図に示すように、本実施例は、バッファ回
路２０を備え、バッファ回路２０の入力側を入力回路の
入力端子２５と接続し、ドレインが入力端子、ソースが
第１の電源線２３、ゲートが第２の電源線２４に接続さ
れたエンハンスメント型ＰチャネルＭＯ８）ランジスタ
１２と、トレインが入力端子２５、ソースが第１の電源
線２３、ゲートがバッファ回路２０の出力に接続さレタ
エンハンスメントｆｆＰチャネルＭＯ８）ランジスタ１
３とを含み構成されている。
である。第２図に示すように、本実施例は、バッファ回
路２０を備え、バッファ回路２０の入力側を入力回路の
入力端子２５と接続し、ドレインが入力端子、ソースが
第１の電源線２３、ゲートが第２の電源線２４に接続さ
れたエンハンスメント型ＰチャネルＭＯ８）ランジスタ
１２と、トレインが入力端子２５、ソースが第１の電源
線２３、ゲートがバッファ回路２０の出力に接続さレタ
エンハンスメントｆｆＰチャネルＭＯ８）ランジスタ１
３とを含み構成されている。
次に本回路の動作について説明する。出力回路の出力端
子がオープンコレクタであって、これと入力端子２５と
を接続した場合、入力端子２５でのレベルはトランジス
タ１１０がＯＮまたはＯＦＦすることにより、ＬＯＷ
（低）レベル（第２の電源線２４電圧＋トランジスタ１
１の飽和電圧Ｖ。ＥＳＡＴ・〜０．２Ｖ）またはＩ（Ｉ
ＧＨ（高）レベル（第１の電源線２３電圧）となる。こ
の関係を第５図に示す。
子がオープンコレクタであって、これと入力端子２５と
を接続した場合、入力端子２５でのレベルはトランジス
タ１１０がＯＮまたはＯＦＦすることにより、ＬＯＷ
（低）レベル（第２の電源線２４電圧＋トランジスタ１
１の飽和電圧Ｖ。ＥＳＡＴ・〜０．２Ｖ）またはＩ（Ｉ
ＧＨ（高）レベル（第１の電源線２３電圧）となる。こ
の関係を第５図に示す。
第５図から明らかなように、トランジスタ１１がＯＦＦ
のとき、電流Ｉ２．Ｉ３は流れずにトランジスタ１２は
常にＯＮ状態なので、入力端子２５のレベルはＨＩＧＨ
である。このとき、バッファ回路２０の出力は、ＬＯＷ
となるので、トランジスタ１３はＯＮとなり、入力端子
２５のレベルはＨＩＧＨのままである。次に、トランジ
スタ１１がＯＮとなると、第１の電源線２３から電流工
、２゜Ｉ＋３が流れ出す。それにともない、入力端子２
５の電位が下降すると、バッファ回路２０の出力がＥ（
ＩＧＨとなり、トランジスタ１３はＯＦＦとなる。この
とき流れる電流は工、のみとなる。再びトランジスタ１
１がＯＦＦとなると、入力端子２５の電位は上昇しバッ
ファ回路２０の出力もＬＯＷとなり、トランジスタ１３
がＯＮとなって瞬間的に電流１１３が流れ、入力端子２
５のレベルは、すはや＜ＨＩＧＨレベルとなる。トラン
ジスタ１２とトランジスタ１３との駆動能力に差をつけ
て、トランジスタ１２のβを、３．５βｕ＝１／１００
Ｋとし、トランジスタ１３のβをβ１３＝１０・β２と
すれば、前記第１の実施例と同様にして、従来例に比し
て消費電流を低減でき、かつノイズによる影響を同程度
に抑える事ができる。
のとき、電流Ｉ２．Ｉ３は流れずにトランジスタ１２は
常にＯＮ状態なので、入力端子２５のレベルはＨＩＧＨ
である。このとき、バッファ回路２０の出力は、ＬＯＷ
となるので、トランジスタ１３はＯＮとなり、入力端子
２５のレベルはＨＩＧＨのままである。次に、トランジ
スタ１１がＯＮとなると、第１の電源線２３から電流工
、２゜Ｉ＋３が流れ出す。それにともない、入力端子２
５の電位が下降すると、バッファ回路２０の出力がＥ（
ＩＧＨとなり、トランジスタ１３はＯＦＦとなる。この
とき流れる電流は工、のみとなる。再びトランジスタ１
１がＯＦＦとなると、入力端子２５の電位は上昇しバッ
ファ回路２０の出力もＬＯＷとなり、トランジスタ１３
がＯＮとなって瞬間的に電流１１３が流れ、入力端子２
５のレベルは、すはや＜ＨＩＧＨレベルとなる。トラン
ジスタ１２とトランジスタ１３との駆動能力に差をつけ
て、トランジスタ１２のβを、３．５βｕ＝１／１００
Ｋとし、トランジスタ１３のβをβ１３＝１０・β２と
すれば、前記第１の実施例と同様にして、従来例に比し
て消費電流を低減でき、かつノイズによる影響を同程度
に抑える事ができる。
以上説明したように、本発明は、入力端子の電位を検出
し入力端子を流れる電流を制御する手段を用いることに
より、消費電流を節減できる効果がある。
し入力端子を流れる電流を制御する手段を用いることに
より、消費電流を節減できる効果がある。
第１図は本発明の第１の実施例の入力回路を示す回路図
、第２図は本発明の第２の実施例の回路図、第３図は従
来例の入力回路を示す回路図、第４図は第１図のタイミ
ング図、第５図は第２図のタイミング図、第６図は従来
例のタイミング図である。 １．１１．２１・・・・・・バイポーラトランジスタ、
２．３，１．．２．１３・・・・・・電界効果トランジ
スタ、２０・・・・・・インバータからなるノ・ソファ
回路、５゜２３．２４・・・・・・電源線、４・・・・
・・出力端子、Ｉｏ。 Ｉ２． Ｉ３． Ｉ＋ｚ、 Ｉ、３・・・・・・電流。
、第２図は本発明の第２の実施例の回路図、第３図は従
来例の入力回路を示す回路図、第４図は第１図のタイミ
ング図、第５図は第２図のタイミング図、第６図は従来
例のタイミング図である。 １．１１．２１・・・・・・バイポーラトランジスタ、
２．３，１．．２．１３・・・・・・電界効果トランジ
スタ、２０・・・・・・インバータからなるノ・ソファ
回路、５゜２３．２４・・・・・・電源線、４・・・・
・・出力端子、Ｉｏ。 Ｉ２． Ｉ３． Ｉ＋ｚ、 Ｉ、３・・・・・・電流。
Claims (1)
- 入力端子と出力端子との間にインバータを備えた入力回
路において、前記入力端子と第１の電源との間に第１、
第２の電界効果トランジスタをそれぞれ介在させ、前記
第１の電界効果トランジスタのゲートを第２の電源に接
続し、前記第２の電界効果トランジスタのゲートを前記
出力端子に接続したことを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022640A JPH03227114A (ja) | 1990-01-31 | 1990-01-31 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022640A JPH03227114A (ja) | 1990-01-31 | 1990-01-31 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03227114A true JPH03227114A (ja) | 1991-10-08 |
Family
ID=12088439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022640A Pending JPH03227114A (ja) | 1990-01-31 | 1990-01-31 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03227114A (ja) |
-
1990
- 1990-01-31 JP JP2022640A patent/JPH03227114A/ja active Pending
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