JPH03228190A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH03228190A JPH03228190A JP2024103A JP2410390A JPH03228190A JP H03228190 A JPH03228190 A JP H03228190A JP 2024103 A JP2024103 A JP 2024103A JP 2410390 A JP2410390 A JP 2410390A JP H03228190 A JPH03228190 A JP H03228190A
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- JP
- Japan
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- pap
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- logic
- microcomputer
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- 230000004044 response Effects 0.000 claims description 2
- 230000006870 function Effects 0.000 abstract description 20
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 3
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- 238000003491 array Methods 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
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Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特に単一半導体
基板上にＣＰＵ、プログラムメモリ、データメモリ ア
プリケーションペリフェラル等を形成する。
基板上にＣＰＵ、プログラムメモリ、データメモリ ア
プリケーションペリフェラル等を形成する。
従来、この種のマイクロコンピュータはゲートアレイ等
で構成されたアプリケーションペリフェラルの機能をア
プリケーションシステムに適合しやすくするため、アプ
リケーションペリフェラルの回路内にロード設定用レジ
スタ等を設け、このモード設定用レジスタに格納するデ
ータにより機能の変換等を実現するものとなっていた。
で構成されたアプリケーションペリフェラルの機能をア
プリケーションシステムに適合しやすくするため、アプ
リケーションペリフェラルの回路内にロード設定用レジ
スタ等を設け、このモード設定用レジスタに格納するデ
ータにより機能の変換等を実現するものとなっていた。
上述した従来のマイクロコンピュータは、モード設定レ
ジスタに格納したデータによりアプリケーションペリフ
ェラルの機能の簡単変換、例えば８ビツト対応と１６ビ
ツト対応のような機能変更に止まっており、主機能を大
幅に変更することはできなかった。
ジスタに格納したデータによりアプリケーションペリフ
ェラルの機能の簡単変換、例えば８ビツト対応と１６ビ
ツト対応のような機能変更に止まっており、主機能を大
幅に変更することはできなかった。
本発明の目的は、アプリケーションペリフェラルの機能
が大幅に変更することが可能なマイクロコンピュータを
提供することにある。
が大幅に変更することが可能なマイクロコンピュータを
提供することにある。
本発明のマイクロコンピュータは、状態設定データに応
答して論理回路構成が決定されるプログラマブル・アプ
リケーションペリフェラルと、前記状態設定データを格
納する論理設定用メモリを有することを特徴とする。
答して論理回路構成が決定されるプログラマブル・アプ
リケーションペリフェラルと、前記状態設定データを格
納する論理設定用メモリを有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するためのブロッ
ク図である。マイクロコンピュータ１゜８はＣＰＵ１０
２，７ｏグラムメモリ１ｏ１．論理固定アプリケーショ
ンペリフェラルく以下ＳＡＰと称す＞１０３．データメ
モリ１０７．プログラマブルアプリケーションペリフェ
ラル（以下ＰＡＰと称す）１０５と論理設定用メモリ（
以下ＬＭＥＭと称す）１０６とを含み、外部周辺回路１
０４とインターフェイスする。マイクロコンピュータ１
０８内で、プログラムメモリ（以下Ｐ−ＭＥＭと称す）
１０１に格納されたソフトウェアの実行によりＣＰＵ１
０２がＳＡＰ １０３の状態を制御するとともにＰＡＰ
１０５の論理構成を設定するためのデータをＬ−ＭＥＭ
１０６にロードする。ロードすべきデータはあらがしめ
ソフトウェアの実行に先立って必要な種類を用意してお
きソフトウェアの実行により選択的に使用するが、ある
いはソフトウェアの実行に伴ってロードすべきデータそ
のものを書き換える。
ク図である。マイクロコンピュータ１゜８はＣＰＵ１０
２，７ｏグラムメモリ１ｏ１．論理固定アプリケーショ
ンペリフェラルく以下ＳＡＰと称す＞１０３．データメ
モリ１０７．プログラマブルアプリケーションペリフェ
ラル（以下ＰＡＰと称す）１０５と論理設定用メモリ（
以下ＬＭＥＭと称す）１０６とを含み、外部周辺回路１
０４とインターフェイスする。マイクロコンピュータ１
０８内で、プログラムメモリ（以下Ｐ−ＭＥＭと称す）
１０１に格納されたソフトウェアの実行によりＣＰＵ１
０２がＳＡＰ １０３の状態を制御するとともにＰＡＰ
１０５の論理構成を設定するためのデータをＬ−ＭＥＭ
１０６にロードする。ロードすべきデータはあらがしめ
ソフトウェアの実行に先立って必要な種類を用意してお
きソフトウェアの実行により選択的に使用するが、ある
いはソフトウェアの実行に伴ってロードすべきデータそ
のものを書き換える。
Ｌ−ＭＥＭ１０６にロードされた論理構成データは、Ｐ
ＡＰ１０５にて所定の論理回路に展開され所定機能のア
プリケーションペリフェラルとして機能する。ここで、
ＰＡＰ １０５は、ゲートアレイのセルや５、プログラ
マブルＬＳＩ等で構成されているので、論理構成データ
により、基本的機能を大幅に変更することが可能である
。当然、論理構成の切換といった簡単な構成変換も含ま
れる。
ＡＰ１０５にて所定の論理回路に展開され所定機能のア
プリケーションペリフェラルとして機能する。ここで、
ＰＡＰ １０５は、ゲートアレイのセルや５、プログラ
マブルＬＳＩ等で構成されているので、論理構成データ
により、基本的機能を大幅に変更することが可能である
。当然、論理構成の切換といった簡単な構成変換も含ま
れる。
ここでＰＡＰ １０５がり、ＭＥＭ１０６の論理構成デ
タによりその機能をシフトレジスタあるいはタイマーと
しての構成になった場合の動作を第２図、第３図（ａ）
、（ｂ）を参照して説明する。
タによりその機能をシフトレジスタあるいはタイマーと
しての構成になった場合の動作を第２図、第３図（ａ）
、（ｂ）を参照して説明する。
まず、Ｌ・ＭＥＭの論理構成データによりＰＡＰ１０５
の基本的機能がシフトレジスタはタイマーとして機能す
る基本構成が形成される。次に、Ｐ、ＭＥＭｌｏｌに格
納されたソフトウェアの実行により、ＰＡＰ １０５は
その論理回路構成を８ビツトのシフトレジスタに初期設
定する。次のステップで、ソフトウェアはＳＡＰ １０
３等に接続された外部周辺回路１０４からＰＡＰ １０
５の設定すべき機能条件をデータとして受けとり、ＰＡ
Ｐ１０５をシフトレジスタに設定すべきかどうかの判断
を行なう。条件がＹＥＳの場合ソフトウェアはＰＡＰ
１０５の設定を変更せずＰＡＰ １０５に入力される外
部入力データの処理へ進む。また一方条件がＮｏの場合
、ソフトウェアはＰＡＰ １０５の論理回路構成をタイ
マーに再設定してＰＡＰ１０５に入力される外部入力デ
ータの処理へ進む。
の基本的機能がシフトレジスタはタイマーとして機能す
る基本構成が形成される。次に、Ｐ、ＭＥＭｌｏｌに格
納されたソフトウェアの実行により、ＰＡＰ １０５は
その論理回路構成を８ビツトのシフトレジスタに初期設
定する。次のステップで、ソフトウェアはＳＡＰ １０
３等に接続された外部周辺回路１０４からＰＡＰ １０
５の設定すべき機能条件をデータとして受けとり、ＰＡ
Ｐ１０５をシフトレジスタに設定すべきかどうかの判断
を行なう。条件がＹＥＳの場合ソフトウェアはＰＡＰ
１０５の設定を変更せずＰＡＰ １０５に入力される外
部入力データの処理へ進む。また一方条件がＮｏの場合
、ソフトウェアはＰＡＰ １０５の論理回路構成をタイ
マーに再設定してＰＡＰ１０５に入力される外部入力デ
ータの処理へ進む。
第１図のＰＡＰ １０５は第３図（ａ）、（ｂ）に示す
３１１および３２１に相当するものであるが、ＰＡＰ
１０５は第２図のＰｈａｓｅｌの期間、第３図（ａ）に
示す３１１として機能設定されており、Ｐｈａｓｅ２の
期間でなおかつ外部入力条件による要求がシフトレジス
タでなかった場合は第３図（ｂ）に示す３２１として各
々機能設定されている。
３１１および３２１に相当するものであるが、ＰＡＰ
１０５は第２図のＰｈａｓｅｌの期間、第３図（ａ）に
示す３１１として機能設定されており、Ｐｈａｓｅ２の
期間でなおかつ外部入力条件による要求がシフトレジス
タでなかった場合は第３図（ｂ）に示す３２１として各
々機能設定されている。
第４図は本発明の第２の実施例を示すブロック図である
。第１の実施例との相違点は、ＰＡＰ４０５の論理回路
構成を設定するための論理設定用メモリＬ−ＭＥＭ４０
６へのデータ設定をＣＰＵ４０２が実行するのでなく、
マイクロコンピュータ４０８の外部から設定する点で、
他は同一構成である。
。第１の実施例との相違点は、ＰＡＰ４０５の論理回路
構成を設定するための論理設定用メモリＬ−ＭＥＭ４０
６へのデータ設定をＣＰＵ４０２が実行するのでなく、
マイクロコンピュータ４０８の外部から設定する点で、
他は同一構成である。
本実施例は、ソフトウェアの実行によりＰＡＰの機能を
種々に変える必要のない用途でマイクロコンピュータ４
０８を使用する場合に最適である。更に、本実施例では
、Ｌ −ＭＥＭ４０６へのデータをマイクロコンピュー
タ４０８の外部より設定する構成のため、回路構成が簡
単になるという利点がある。
種々に変える必要のない用途でマイクロコンピュータ４
０８を使用する場合に最適である。更に、本実施例では
、Ｌ −ＭＥＭ４０６へのデータをマイクロコンピュー
タ４０８の外部より設定する構成のため、回路構成が簡
単になるという利点がある。
以上説明した実施例において、プログラマブルアプリケ
ーションペリフェラルによって構成される論理回路の例
として、シフトレジスタ及びタイマーを上げて説明した
が、本発明はこれらの論理回路に限定されるわけではな
く、デコーダやエンコーダ等、他の論理回路であっても
同様の効果が得られる。
ーションペリフェラルによって構成される論理回路の例
として、シフトレジスタ及びタイマーを上げて説明した
が、本発明はこれらの論理回路に限定されるわけではな
く、デコーダやエンコーダ等、他の論理回路であっても
同様の効果が得られる。
以上説明したように本発明は、マイクロコンピュータの
アプリケーションペリフェラルの論理構成を大幅な構成
変更が可能とすることにより、よりアプリケーションシ
ステムに最適化したマイクロコンピュータを簡単に作る
ことができる効果がある。またアプリケーションペリフ
ェラルがソフトウェアの実行中リアルタイムに変更でき
るため、マイクロコンピュータの外部端子機能が多重化
できることは言うまでもないことである。
アプリケーションペリフェラルの論理構成を大幅な構成
変更が可能とすることにより、よりアプリケーションシ
ステムに最適化したマイクロコンピュータを簡単に作る
ことができる効果がある。またアプリケーションペリフ
ェラルがソフトウェアの実行中リアルタイムに変更でき
るため、マイクロコンピュータの外部端子機能が多重化
できることは言うまでもないことである。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１の実施例における機能設定状態を説明するため
の流れ図、第３図＜ａ）、（ｂ）はプログラマブル・ア
プリケーションペリフェラルの機能の一例を示すブロッ
ク図、第４図は本発明の第２の実施例を示すブロック図
である。 １０２．４０２・・・ＣＰＵ、１０５，３１１，３２１
、．４０５・・・プログラマブル・アプリケーションペ
リフェラル、１０６，４０６・・・論理設定用メモリ、
４０９・・データ生成部。
図は第１の実施例における機能設定状態を説明するため
の流れ図、第３図＜ａ）、（ｂ）はプログラマブル・ア
プリケーションペリフェラルの機能の一例を示すブロッ
ク図、第４図は本発明の第２の実施例を示すブロック図
である。 １０２．４０２・・・ＣＰＵ、１０５，３１１，３２１
、．４０５・・・プログラマブル・アプリケーションペ
リフェラル、１０６，４０６・・・論理設定用メモリ、
４０９・・データ生成部。
Claims (1)
- 【特許請求の範囲】 １、状態設定データに応答して論理回路構成が決定され
るプログラマブル・アプリケーションペリフェラルと、
前記状態設定データを格納する論理設定用メモリを有す
ることを特徴とするマイクロコンピュータ。 ２、前記論理設定用メモリに対して外部からデータを供
給することを特徴とする請求項１記載のマイクロコンピ
ュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024103A JPH03228190A (ja) | 1990-02-01 | 1990-02-01 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024103A JPH03228190A (ja) | 1990-02-01 | 1990-02-01 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03228190A true JPH03228190A (ja) | 1991-10-09 |
Family
ID=12129021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2024103A Pending JPH03228190A (ja) | 1990-02-01 | 1990-02-01 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03228190A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006510332A (ja) * | 2002-12-13 | 2006-03-23 | ザイリンクス インコーポレイテッド | 集積回路のプログラマブル論理の再構成 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235958A (ja) * | 1985-08-09 | 1987-02-16 | Hitachi Ltd | マイクロ・コンピユ−タ |
| JPH021084A (ja) * | 1989-04-24 | 1990-01-05 | Kenwood Corp | ワンチップマイクロコンピュータ |
-
1990
- 1990-02-01 JP JP2024103A patent/JPH03228190A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235958A (ja) * | 1985-08-09 | 1987-02-16 | Hitachi Ltd | マイクロ・コンピユ−タ |
| JPH021084A (ja) * | 1989-04-24 | 1990-01-05 | Kenwood Corp | ワンチップマイクロコンピュータ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006510332A (ja) * | 2002-12-13 | 2006-03-23 | ザイリンクス インコーポレイテッド | 集積回路のプログラマブル論理の再構成 |
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