JPS6230652B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は直接アドレス指定をする際のマイクロ
コンピユータのメモリアドレス制御装置に関する
ものである。

近年、マイクロコンピユータの工業界における
普及は目ざましいものがある。このようなマイク
ロコンピユータは内部の種々の命令により動作、
制御が行なわれている。その１つの命令としてメ
モリアドレスの指定をする必要がある。

以下、第１図を参照してメモリアドレス指定モ
ードについて説明する。

まずメモリアドレスレジスタにＸ及びＹレジス
タがあり、各レジスタＸ_H，Ｘ_L，Ｙ_H，Ｙ_Lのよう
に上位アドレス部及び下位アドレス部より構成さ
れているとすれば、レジスタ間接アドレス指定モ
ードにおけるメモリアドレスは第１図ａに示され
るようなものとなる。たとえば第１図ａにおいて
Ｘ_H，Ｘ_Lがソース・オペランドアドレスを、Ｙ
_H，Ｙ_Lがデエステイネーシヨンオペランドアドレ
スを示すものとすると、直接アドレス指定モード
は第１図ｂ，ｃに示されるようなものとなる。直
接アドレス指定モードにおいて第１図ｂと第１図
ｃと異なる点は、上位アドレス部が第１図ｂの場
合“Ｏ”となつており、第１図ｃの場合ソースア
ドレスの上位はＸ_Hにより、またデイステイネー
シヨンアドレスの上位はＹ_Hにより指定されるこ
とである。

さて前述したようにメモリアドレスの指定をす
る必要があるマイクロコンピユータにおいて、と
りわけ同一シリコン基盤上にCPUの他にROM、
RAMまでを含むものは、プログラムを格納する
内蔵ROM容量が集積素子数の制約により小さく
抑えられるため、命令効率を上げる必要がある。
すなわち、命令語長を短かくしなければならず、
特に内蔵RAM空間の演算オペランドアドレスを
効率よく生成することが望まれる。

さらに内蔵RAM容量を超えるRAM空間が必要
な場合を考慮すると、外付けRAMを可能とする
アドレス空間拡張機能を持たせるために演算オペ
ランドアドレス生成手段を有していなければなら
ない。

しかしながら従来のマイクロコンピユータは、
演算オペランド生成モードとしての直接アドレス
指定の場合にはオペランドのソースアドレス及び
デエステイネーシヨンアドレスを完全に命令語に
含ませるか、又は、メモリの上位アドレス部によ
り指定される特定のメモリブロツク、すなわち特
定のページに対してのみ有効な命令語を設けなけ
ればならず、命令効率を上げることができなかつ
た。

本発明は上記欠点に鑑み、直接アドレス指定制
御フラツグにより、直接アドレスにより演算オペ
ランドを指定する命令の語長を短くするととも
に、大きなアドレス空間をもアクセス可能とする
マイクロコンピユータのメモリアドレス制御装置
を提供するものである。

以下、図面を参照しながら本発明の一実施例に
ついて説明する。

第２図は本発明の一実施例におけるメモリアド
レス制御装置のブロツク図である。同図におい
て、１は直接アドレス指定フラツグ回路で、プロ
セツサの命令デコーダ部（図示せず）よりセツト
端子２あるいはリセツト端子３に制御信号が印加
されその制御信号に応じて指定制御される。４は
ナンド回路で、プロセツサから送出される直接ア
ドレス指定あるいはレジスタ間接アドレス指定を
行なうすなわち直接・レジスタ間接・アドレス指
定制御信号及び直接アドレス指定フラツグ回路１
の出力を入力端子５，６をそれぞれ介して入力
し、ノツト・アンドの論理和を出力する。７はア
ドレスレジスタＸ，Ｙの上位アドレスＸ_H，Ｙ_Hを
有する第１のレジスタで、Ｘ_H，Ｙ_Hの選択はプロ
セツサの制御により行なわれている。８はナンド
回路４の出力を制御信号とするアンドゲートで、
アンド回路４の制御信号により第１のレジスタか
ら端子９を介し、上位のメモリアドレスＸ_Hある
いはＹ_Hが出力される。１０はアドレスレジスタ
Ｘ，Ｙの下位アドレスＸ_L，Ｙ_Lを有する第２のレ
ジスタで、Ｘ_L，Ｙ_Lの選択はプロセツサの制御に
より行なわれている。１１は端子５を介してプロ
セツサから送出される直接・レジスタ間接・アド
レス指定制御信号により制御されるマルチプレク
サで、端子１２を介して入力される直接アドレス
信号か、あるいは第２のレジスタ１０のＸ_L又は
Ｙ_Lを、端子１３を介して下位のメモリアドレス
として出力する。

上記のように構成されたメモリアドレス制御装
置において、以下第１図ａで示したレジスタ間接
アドレス指定モードにおけるメモリアドレス指定
の動作、及び第１図ｂ，ｃで示した直接アドレス
指定モードにおけるメモリアドレス指定の動作を
述べる。

まずレジスタ間接アドレス指定モードにおける
メモリアドレス指定の動作について説明する。

プロセツサから端子５に対してレジスタ間接ア
ドレス指定モードとして「０」が印加される。端
子５に「０」が印加されると、ナンド回路４は直
接アドレス指定フラツグ回路１の値にかかわらず
「１」を出力する。するとアンドゲート８ではア
ンド回路４の「１」を制御信号として、第１のレ
ジスタ７から上位アドレスＸ_H，Ｙ_Hのどちらか一
方を端子９を介して上位メモリアドレスとして出
力する。

一方、マルチプレクサ１１は制御信号として端
子５を介して間接アドレス指定モードの「０」が
印加されていることにより、端子１３を介してて
第２のレジスタ１０から下位アドレスＸ_L，Ｙ_Lの
どちらか一方を下位アドレスとして出力する。

すなわち端子９，１３を介してそれぞれ第１、
第２のレジスタ７，１０より上位、下位のアドレ
スが出力され、第１図ａに示すようなレジスタ間
接アドレス指定モードにおけるメモリアドレスが
作成される。

次に直接アドレス指定モードにおけるメモリア
ドレス指定の動作について説明する。

まずプロセツサから端子５に対して直接アドレ
ス指定モードとして「１」が印加される。また直
接アドレス指定フラツグ回路１にはプロセツサの
命令デコーダ部（図示せず）によりセツト端子２
に制御信号が印加され、直接アドレス指定フラツ
グ回路１は直接アドレス指定モードとして「１」
を端子６を介して出力する。そこでナンド回路４
では両方の信号からアンドーノツトの論理和をと
つて「０」をアンドゲート８に出力する。アンド
ゲート８ではナンド回路４の「０」を制御信号と
して、端子９を介して「０」を出力する。

一方マルチプレクサ１１は制御信号として端子
５を介して直接アドレスモードの「１」が印加さ
れることにより、端子１２を介して直接アドレス
を出力する。

すなわち端子９，１３を介して、上位アドレス
には「０」が出力され、下位アドレスには直接ア
ドレスが出力されることにより、第１図ｂに示す
ような直接アドレスモードにおけるメモリアドレ
スが送出される。

次に他の直接アドレス指定モードにおけるメモ
リアドレス指定の動作について説明する。

まず、プロセツサから端子５に対して直接アド
レス指定モードとして「１」が印加される。一方
直接アドレス指定フラツグ回路１にはプロセツサ
の命令デコーダ部（図示せず）よりセツト端子３
に制御信号が印加され、端子６に「０」を出力す
る。そこでナンド回路４では端子５，６に印加さ
れている信号からアンドーノツトの論理和をとつ
てアンドゲート８に「１」を出力する。アンドゲ
ート８ではナンド回路４の「１」を制御信号とし
て、第１のレジスタ７から上位アドレスＸ_H，Ｙ_H
のどちらか一方を端子９を介して上位メモリアド
レスとして出力する。

一方、マルチプレクサ１１は制御信号として端
子５を介して直接アドレスモードの「１」が印加
されることにより、端子１２を介して直接アドレ
スが出力される。

すなわち端子９を介して第１のレジスタ７より
上位アドレスが出力され、端子１３を介して直接
アドレスが出力されることにより、第１図ｃに示
すような直接アドレスモードにおけるメモリアド
レスが送出される。

以上のように本実施例によれば、直接アドレス
指定フラツグ回路１及びマルチプレクサから送出
される直接・レジスタ間接・アドレス指定制御信
号によりアンドゲート８及びマルチプレクサ１１
を制御することにより、レジスタ間接アドレス指
定モード及び直接アドレス指定モードの操作を行
なうことができる。すなわち第３図ａに示される
レジスタ間接アドレス指定モードの加算命令語構
成や、第３図ｂに示される直接アドレス指定モー
ドの加算命令語構成のように、加算命令における
アドレスモードの識別は１語目の最下位ビツト
（LSB）により行なうだけでよく、アドレスレジ
スタの下位部により制限されるRAM領域は短い
語長の命令で直接アドレスが可能となり、さらに
アドレスレジスタの下位部により制限される
RAM領域を超えるRAM領域に対しても直接アド
レス指定フラツグ回路１の制御により上位アドレ
スをアドレスレジスタの上位部によつて定められ
るページとして直接アドレス指定の制御を行なう
ことができる。

以上のように本発明は上位アドレスレジスタの
上位アドレスを送出する上位アドレス制御回路と
下位アドレスレジスタかまたは直接アドレスを送
出する下位アドレス制御回路とをプロセツサから
のアドレス指定制御信号と、前記プロセツサから
のフラツグ操作命令によりセツト又はリセツトす
るアドレス制御フラツグ回路からの制御信号とに
より操作することにより、直接アドレス指定時の
命令語長を短かくすることができ、さらには命令
効率の向上とともにRAMアドレス空間の拡張性
をもたせることができ、その工業的価値は大なる
ものがある。

【図面の簡単な説明】

第１図はメモリアドレス指定モードを説明する
図、第２図は本発明の一実施例におけるメモリア
ドレス制御装置のブロツク図、第３図は加算命令
語の構成を示す図である。 １……直接アドレス指定フラツグ回路、４……
ナンド回路、７……上位アドレスレジスタ、８…
…アンドゲート、１０……下位アンドレスレジス
タ、１１……マルチプレクサ。

Claims (1)

【特許請求の範囲】
1. １ プロセツサからのフラツグ操作命令によりセ
   ツト又はリセツトされるアドレス制御フラツグ回
   路と、前記アドレス制御フラツグ回路の出力と前
   記プロセツサからのアドレス指定制御信号とに応
   じて上位アドレスレジスタの上位アドレスかまた
   は一定値を出力する上位アドレス制御回路と、前
   記プロセツサからのアドレス指定制御信号に応じ
   て下位アドレスレジスタの下位アドレスかまたは
   直接アドレスを出力する下位アドレス制御回路と
   を具備するメモリアドレス制御装置。