JPH03228285A

JPH03228285A - 電圧変換回路

Info

Publication number: JPH03228285A
Application number: JP2022645A
Authority: JP
Inventors: Mamoru Nagase; 守永瀬
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-01-31
Filing date: 1990-01-31
Publication date: 1991-10-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は電圧変換回路に係り、特に半導体集積回路から
なる電圧変換回路に関する。

〔従来の技術〕

半導体デバイスの集積度向上のため、素子の微細化がす
すんでいる。ゲート長がサブミクｐン領域のトランジス
タに対して、電源電圧として外部電源電圧ＶＥＸＴ（以
下Ｖヤニと称し、５ｖ程度）を印加すると、ソース−ド
レイン間に大電界を生じ、“ホットエレクトロン効果”
等の問題を引き起こす。そこで、メガビット級の大容量
のＤＲＡＭにおいて、特に最小サイズのトランジスタが
用いられるメモリセルでは、そのスイッチング・トラン
ジスタの信頼性を維持するため、メモリセルに書き込ま
れる高（Ｈｉｇｈ）レベルを低電圧化する必要があり、
その１つの手段として、電圧変換回路を用いる。

従来の電圧変換回路の１例を第５図に示す。第５図にお
いて、従来の電圧変換回路は、基準電圧発生回路Ａと、
差動増幅回路部Ｂと、負荷駆動回路部Ｃとから成り、特
に差動増幅回路部ＢのＮチャネル（ｃｈ）ＭＯＳ）ラン
ジスタＴ５は、そのゲートに与えられるコントロール信
号φ１（以下信号φ１）により、本電圧変換回路のアク
ティブ状態とスタンバイ状態との切り替え制御を行なう
と伴に、スタンバイ状態での同回路に流れる電流をカッ
ト・オフ（Ｃｕｔ　　ｏｆｆ）する電流リミッタの役割
もはたしている。基準電圧発生回路Ａは、接地（ＧＮＤ
）と電源電圧Ｖヤアとの間に、ＰチャネルＭＯＳトラン
ジスタＴＩＯ〜Ｔ１３の直列体を接続し、トランジスタ
ＴＩＯのゲートは接地され、トランジスタ１０．１１の
共通接続点から電圧ＶＲＥＦが出力される。差動増幅回
路部Ｂは、ＰチャネルＭＯＳトランジスタＴ１．Ｔ２、
ＮチャネルＭＯＳ）ランジスタＴ３．Ｔ４．Ｔ５とを有
する。回路部Ｃは、ＰチャネルＭＯ８）ランシスタＴ６
を有し、内部電圧ＶＩＮＴを出力する。

次に、第５図に示す同回路の動作を説明する。

まず、外部電源電圧ＶＥＸＴが投入され、基準電圧発生
回路Ａの出力電圧Ｖ＊ｇｙ（以下ＶＲＥＦと称す）く電
源変換回路から出力される内部電圧Ｖａｓｔ（以下ＶＩ
ＮＴと称す）初期状態で、信号φ１がトランジスタＴ５
のしきい値電圧ｖＴ以下の電圧（以下低レベルと称す）
から、しきい値電圧ｖＴを充分に超える高い電圧（以下
高レベルと称す）となり、トランジスタＴ５が活性化す
る（以下ＯＮ状態）と、本電圧変換回路は、アクティブ
状態となり、差動増幅回路部Ｂを流れる電流は、Ｉ　＋
　＜　Ｉ　２となって、差動増幅回路Ｂの出力電圧Ｖ。

、：Ｔ（以下Ｖ。ＵＴ）は上昇し、ＶＩＮＴの電位は、
下降して、最終的にｖＩＮＴ＝ＶＲ８，となる様な制御
動作を行なう。その結果、外部電源電圧ＶＥウェア、所
望の電圧ＶＲＥＦまで内部的に降圧されて、内部電圧Ｖ
ＩＮＴとして内部回路に与えられる。

初期状態がＶ　ＲＥＦ　＞　Ｖ　ＴＮＴの場合も、同様
の制御動作を行なう。

〔発明が解決しようとする課題〕

前述した従来の電圧変換回路を用いて、第６図に示す回
路に、Ｖ□Ｎルベルを供給した場合のアクセス時のビッ
ト線充電の様子を見る。第６図において、第６図の電源
電圧変換回路りは、その電圧Ｖ、、をＰチャネルＭＯ８
）ランジスタＴ、に印加する。信号φ１．。は、直接Ｎ
チャネルＭＯＳトランジスタＴＮのゲートへ、ＣＭＯＳ
インバータ４を介して、トランジスタＴ、のゲートへそ
れぞれ印加される。ワード線３とビット線２とのクロス
点にメモリセル（ＭＯＳ）ランジスタと容量ＣＤとから
なる）６があり、ビット線２は、センス増幅器（Ｓｅｎ
ｓｅ　Ａｍｐ、）１で増幅され、活性化信号ＳＡＰとし
てトランジスタＴＰへ、信号ＳＡＮとしてトランジスタ
ＴＮへそれぞれ印加される。尚、ビット線２には、容量
Ｃ８が付加する。

まず、第７図に示すように信号φ１を高レベルにして、
本電圧変換回路りをアクティブ状態にし、Ｖ　ＩＮＴ　
’：：　Ｖ　ＲＥＦとした状態で、センス（Ｓｅｎｓｅ
）動作開始信号ｓｇ（以下信号ＳＥ）が低レベルから高
レベルになると、ＰｃｈＭＯ８）ランジスタＴｐ（及び
ＮｃｈＭＯ８）ランジスタＴＮ）がＯＮ状態となり、ト
ランジスタＴｐを介して、本電圧変換回路りが充電すべ
きビット線の総容量が見えてくるが、メガビット級の大
容量のＤＲＡＭにおいては、その総容量が数千ＰＦを超
えるため、第７図に示す様に、■、、アが大きくレベル
ダウンを起こし、それに追従する形で、センス増幅器（
ＳｅｎｓｅＡｍｐ）のＦ／Ｆを構成するＰｃｈＭＯ３）
ランジスタの活性化信号５ＡＰ（信号５ＡＰ）も、レベ
ルタウンを起こして、そのレベルアップが大きく遅れる
。その結果、ビット線の充電に膨大な時間がかかること
になり、Ｓｅｎｓｅ感度の悪化、及び５ｅｎｓｅスピー
ドの遅れを招くことになる。

本発明の目的は、前記欠点が解決され、センス感度を低
下させず、センススピードも遅延させることのないよう
にした電圧変換回路を提供することにある。

〔課題を解決するための手段〕

本発明の構成は、外部から与える電源電圧から基準電圧
レベルを作り出す基準電圧発生回路と、前記基準電圧レ
ベルと内部電圧との差電位を検出して増幅する差動増幅
回路と、前記差動増幅回路の出力を受けて負荷駆動電流
の制御を行なう負荷駆動回路とを備えた電圧変換回路に
おいて、内部回路がスタンバイ状態にある場合にはその
出力電圧を前記外部から与える電源電圧に保持し、かつ
前記内部回路が活性化される時刻に同期させて自己アク
ティブ状態にする手段が具備されていることを特徴とす
る。

〔実施例〕

次に本発明について第１図、第２図を参照して説明する
。

第１図は本発明の一実施例の電圧変換回路を示す回路図
である。第１図において、本実施例の電圧変換回路は第
５図の回路に、ＰチャネルＭＯＳトランジスタエフを付
加した回路となっている。

特に、ＰｃｈＭＯ８）ランジスタＴ７として、そのソー
ス側を外部電源電圧ＶＥＸＴに、そのドレイン側を本電
圧変換回路の出力部（信号ｖ１Ｎア）に接続し、そのゲ
ートには第６図に示すようなセンス動作開始信号φ３８
（以下信号φ、。）が入力されている。第１図に示す本
実施例電圧変換回路で、第６図に示す回路に、電圧Ｖ　
ＩＮＴレベルを供給した場合の、アクセス時のビット線
２の充電の様子を見る。

まず、第２図に示すように、信号φ、Ｆ、が低レベルで
は、第６図に示す内部回路は、スタンバイ状態にある。

一方トランシスタＴ７は、ＯＮ状態にあって、ｖ、Ｎア
は外部電源電圧ＶＥＸＴに保持されており、またトラン
ジスタＴ５は。ｆｆ状態にあるため、本電圧変換回路も
スタンバイ状態にあり、かつ同回路を流れる電流は、Ｃ
ｕｔ　　ｏｆｆされている。この状態から、信号φ、８
が高レベルになると、本電圧変換回路は、アクティブ状
態となり、前述の制御動作が始まる。と同時に、内部回
路も活性化し、センス動作が開始され、トランジスタＴ
ｐがＯＮ状態（トランジスタＴ７は、ｏｆｆ状態）とな
るため、トランジスタＴｐを介して電圧変換回路が充電
すべき総ビツト線の大容量が見えてくる。このため、電
圧変換回路の出力電圧■ＩＮＴは、従来例と同程度のレ
ベルダウンを起こすが、センス動作開始直前において、
ｖ、ＮＴを外部電源電圧ＶＥＸＴまでレベルアップさせ
ているため、センス動作開始後のｖＩＮ、のレベルダウ
ンが、信号ＳＡＰのレベルアップに与える影響を極めて
小さくすることができ、またｌ　Ｖ　ＩＮＴ　　ＶＲＥ
Ｆ　ｌも小さくなるため、Ｖ　ＩＮＴ　−Ｖ　ＲＥＦへ
の収束も速まる。これにより、センス感度の悪化及びセ
ンススピードの遅れを招くことなく、ビット線の充電を
高速に行なうことが可能となる。

従来の電圧変換回路に対し、本実施例の電圧変換回路は
、（１）内部回路がスタンバイ状態にある場合、その圧
力電圧を外部電源電圧ＶＥＸＴに保持し、（２）内部回
路が活性化する時刻に、同期させて本電圧変換回路をア
クティブ状態にする手段を具備している。

第３図は本発明の他の実施例の電圧変換回路を示す回路
図、第４図は第３図の回路を第６図の回路に使用した場
合の動作を示す波形図である。第３図において、本実施
例は、第５図の回路に、ＰチャネルＭＯ８）ランジスタ
Ｔ７と遅延回路５とを付加した回路となっている。トラ
ンジスタＴ７として、そのソース側を外部電源電圧Ｖヤ
、に、そのドレイン側を電圧変換回路の出力部に接続し
、そのゲートには信号φ５８を遅延回路５を通して遅ら
せた信号φ２（以下信号φ２と称す）が入力されている
。

第３図に示す実施例の電圧変換回路で、第６図に示す回
路に、ＶｒＳ、７レベルを供給した場合のアクセス時の
ビット線２の様子を第４図に見る。

信号φｓ８が低レベルでは、第６図に示す内部回路は、
スタンバイ状態にある。−力信号φ２も低レベルであり
、トランジスタＴ７は、ＯＮ状態にあって、内部電圧ｖ
１．１は外部電源電圧ＶＥＸＴに保持されている。また
トランジスタＴ５は、ＯＦＦ状態にあるため、電圧変換
回路もスタンバイ状態にあり、かつ同回路を流れる電流
はＣｕｔ　　ｏｆｆされている。

この状態から、信号φ、８が高レベルになると、電圧変
換回路はアクティブ状態となり、前述の制御動作が開始
されると同時に、第７図に示す内部回路も活性化し、セ
ンス動作が開始され、トランジスタＴ、がＯＮ状態とな
るため、トランジスタＴ、を介して本電圧変換回路が充
電すべき総ビツト線の大容量が見えてくる。

このため、電圧変換回路から出力される内部電圧■、、
ＮＴは、レベルダウンを起こすが、その程度を小さくす
べく、遅延回路による遅延（Ｄｅｌａｙ）分の間、トラ
ンジスタＴ、をＯＮ状態にして、ＶＩＮＴをレベルアッ
プさせている。

これにより、第４図に示す様に、センス動作開始後の■
、Ｎアのレベルダウンが信号ＳＡＰのレベルアップに与
える影響を極めて小さくすることができ、またｌ　Ｖｒ
Ｎｔ　　ＶＲＥＦ　ｌ　Ｏ小さく　ナル７’、、：　メ
、ＶＩＮア→ＶＲＩ＋７の収束も速まる。これにより、
センス感度の悪化、及びセンススピードの遅れを招くこ
となく、ビット線の充電を高速に行なうことが可能にな
る。

〔発明の効果〕

以上説明した様に、本発明による電圧変換回路は、内部
回路がスタンバイ状態にある場合にはその出力電圧を外
部電源電圧に保持し、内部回路が活性化する時刻に同期
させて自己アクティブ状態にする手段を具備することに
より、出力部に駆動すべき内部回路が接続された場合に
起こる本電圧変換回路の出力電圧のレベルダウンの影響
を低減させて、安定かつ高速に、回路駆動を行なうこと
ができるという効果がある。

【図面の簡単な説明】第１図は本発明の一実施例の電圧変換回路を示す回路図
、第２図は第１図の回路を内部回路に使用した場合の動
作状態を示す波形図、第３図は本発明の他の実施例の電
圧変換回路を示す回路図、第４図は第３図の回路を内部
回路に使用した場合を示す波形図、第５図は従来の電圧
変換回路の一例の回路図、第６図は第５図の回路の適用
例の回路図、第７図は第６図の動作を説明する特性図で
ある。Ａ・・・・・・基準電圧発生回路部、Ｂ・・・・・差動
増幅回路部、Ｃ・・・・・・負荷駆動回路部、Ｄ・・・
・・・電源電圧変換回路、ｌ・・・・・・センス増幅器
、２・・・・・・ビット線、３・・・・・・ワード線、
４・・・・・・インバータ、５・・・・・・遅延回路、
ｖｉ＋ｘｔ・・・・・・外部から与える電源電圧、■Ｒ
６Ｆ・・・・・・基準電圧発生回路の出力電圧、ｖＯ，
：Ｔ・・・・・・差動増幅回路の出力電圧、■、８．・
・・・・・電圧変換回路の出力電圧（内部電圧）、ＧＮ
Ｄ・・・・・・接地電位、φ５ｏ・・・・・センス動作
開始信号、ＷＬ・・・・・・ワード線活性化信号、ＳＡ
Ｐ、５ＡＮ−８ｅ　ｎ　ｓ　ｅ　　ＡｍｐのＦ／Ｆのト
ランジスタ活性化信号、φ１・・・・・・電圧変換回路
の制御信号、φ２・・・・・・信号φｓ８を遅延させた
信号、ＣＢ・・・・・・ビット線容量、Ｃｏ・・・・・
・メモリセル容量、ＩＩ、　Ｉ２・・・・・・Ｔｌ、Ｔ
２側を流れる電流。

Claims

【特許請求の範囲】

外部から与える電源電圧から基準電圧レベルを作り出す
基準電圧発生回路と、前記基準電圧レベルと内部電圧と
の差電位を検出して増幅する差動増幅回路と、前記差動
増幅回路の出力を受けて負荷駆動電流の制御を行なう負
荷駆動回路とを備えた電圧変換回路において、内部回路
がスタンバイ状態にある場合にはその出力電圧を前記外
部から与える電源電圧に保持し、かつ前記内部回路が活
性化される時刻に同期させて自己アクティブ状態にする
手段が具備されていることを特徴とする電圧変換回路。