JPH0488518A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に、電源電圧変換回路と
パワーオンリセット信号発生回路とを備えた半導体装置
に関するものである。

［従来の技術］ 近年、半導体装置の動作速度の向上と集積度の向上のた
めに、半導体装置に使用されるＭＯＳトランジスタのゲ
ート長の微細化が行われている。

しかし、ＭＯＳトランジスタのゲート長を微細化すると
、ゲート酸化膜中へのホットエレクトロンのトラッピン
グによりＭＯＳ）ランジスタの信頼性が低下する。これ
を防ぐために、ＭＯ３Ｉ−ランジスタに印加される電源
電圧を低くすることが試みられている。しかし、通常、
半導体装置に供給される電源電圧は５Ｖであるので、こ
の電源電圧をそのまま半導体装置内部のＭＯＳ）ランジ
スタに印加すると、上記のように、ＭＯＳ）ランジスタ
の信頼性が低下する。そこで半導体装置内部に電源電圧
変換回路を設けて半導体装置に外部から供給される電源
電圧を降圧して半導体装置内部に供給することが行われ
ている。

第６図はＩＥＥＥ　　ジャーナル・オブ・ソリッドステ
ートサーキッツ　Ｖｏｌ、２４　　ｋ５　（１９８９年
１０月）　Ｐ、１１７０〜１１７５に示された従来の半
導体装置の一例としての従来のダイナミックＲＡＭの構
成を示す図である。なお、第６図は、上記文献に示され
た図に簡略化して示している。

図において、ダイナミックＲＡＭチップ１にはチップ外
部から、外部電源電圧Ｖｃ　ｃ　（ｅ　ｘ　ｔ）、接地
電位Ｖｓｓ、制御信号ＲＡＳ、ＣＡＳ、ＷＥ、アドレス
Ａｄｄおよび入力データＤｉｎが印加され、ダイナミッ
クＲＡＭチップ１から外部へ出力データＤｏｕｔが供給
される。ＭＣＡはメモリセルアレイ、ＣＧは制御信号発
生回路、ＯＤは出力ドライバである。またＰＯＲＧは電
源電圧投入時に、一定期間制御信号（パワーオンリセッ
ト信号）を発生するパワーオンリセント信号発生回路で
ある。またＶＤＣはダイナミックＲＡＭチップｌに外部
から供給される外部電１ｉｉｉ圧Ｖｃｃ　（ｅｘｔ）を
受けて、これを緊圧した内部電源電圧Ｖｃｃ（ｉｎｔ）
を発生する電源電圧変換回路であり、ここで発生された
内部電源電圧Ｖｃｃ（ｉｎｔ）がメモリセルアレイ、Ｍ
ＣＡ、制御信号発生回路ＣＧ、およびパワーオンリセッ
ト信号発生回路Ｐ○ＲＧに供給されている。

一方、出力ドライバ回路ＯＤには外部電Ｓ電圧Ｖｃｃ　
（ｅｘｔ）が供給されている。通常、外部電源電圧■ｃ
ｃ（ｅｘｔ）は５■であり、内部電源電圧Ｖｃｃ（ｉｎ
ｔ、）は外部電源電圧Ｖｃｃ（ｅｘｔ）が３〜４Ｖ以上
の範囲では３〜４Ｖのほぼ一定の電圧となる。また出力
データＤｏｕｔの判定の規格値は、通常ハイレベル２．
４Ｖ以上、ロウレベル０．４Ｖ以下であり、これを満た
すために、出力ドライバＯＤには外部電源電圧Ｖｃｃ（
ｅｘｔ）が供給されている。

第６図のパワーオンリセット信号発生回路ＰＯＲＧとし
ては、例えば特開昭６３−２４６９１９号公報に示され
るものがあり、これを第７図に示す。図において、２〜
５はＭＯＳインバータ、６〜７はＭＯＳダイオード、８
〜９はＭＯＳ）ランジスタ、１０〜１２はキャパシタで
あり、ノードＮ３からパワーオンリセット信号ＦＯＲが
発生される。また、Ｖｃｃは電源電圧である。

次に、第７図の回路の動作を動作波形図である第８図を
参照して説明する。

時刻ｔ１以前には、第７図の回路の全てのノードは接地
電位になっている。時刻ｔ１に電源電圧Ｖｃｃが接地電
位から立上がると、キャパシタ１０のカップリングによ
りノードＮ１がハイレベルとなる。これに伴い、ノード
Ｎ２はロウレベルのままとなり、したがって、パワーオ
ンリセット信号ＦＯＲ（Ｎ３）がハイレベルとなる。こ
のとき、キャパシタ１２はまだ十分に充電されていない
ため、ノードＮ４はロウレベルのままであり、ＭＯＳト
ランジスタ８はオフして、ノードＮ１のハイレベルが保
持される。キャパシタ１２はＭＯＳダイオード６および
７を通して充電されるが、時刻ｔ２にノードＮ４の電位
がＭＯＳ）ランジスタ８のしきい値電圧を越えると、Ｍ
ＯＳ）ランジスタ８がオンして、ノードＮ１は放電され
てロウレベルとなり、従って、ノードＮ２はハイレベル
になり、パワーオンリセット信号ＦＯＲがロウレベルと
なる。

第６図に示すように、パワーオンリセット信号ＦＯＲは
制御信号発生回路ＣＧに接続され、電源投入時に、図示
しない電位不確定ノードの電位の設定等を行う。

〔発明が解決しようとする課題］ 第７図および第８図を用いたパワーオンリセット信号発
生回路ＦＯＲＧの説明においては、電源電圧Ｖｃｃを外
部電源電圧Ｖｃｃ　（ｅｘｔ）、あるいは内部電源電圧
Ｖｃｃ　（ｉｎｔ）と区別せずに一般的に取り扱ってい
た。しかし、従来の第６図に示したダイナミックＲＡＭ
においては、内部′１ｔ＃電圧Ｖｃｃ　（ｉｎｔ）が接
続されている（第９図参照）。

第１０図（ａ）に−船釣な電源電圧変換回路の電源電圧
印加時の特性を示し、同図（ｂ）にこのときのパワーオ
ンリセット信号の波形を示す。閣において、時刻ｔ、に
外部電源電圧Ｖｃｃ　（ｅｘｔ）が立上がり、時刻ｔ４
に一定しベルに達する。これに伴い内部電源電圧Ｖｃｃ
　（ｉｎｔ）も立上がるが、一般に内部電源電圧Ｖｃｃ
　（ｉｎｔ）の立上がりには時間がかかるため、時刻ｔ
５になってはじめて一定レベルに達する。通常、外部電
源電圧Ｖｃｃ（ｅｘｔ）の立上がり時間（ｔａ　　ｔ：
＋　）は１μｓ〜１ｍｓであり、これに対し、内部電源
電圧Ｖｃｃ　（ｉｎｔ）の立上がり時間（ｔｓ　−ｔｚ
　）は１０μＳ〜ｌＱｍｓ程度にもなる。

一方、第６図に示すパワーオンリセット信号発生回路に
おいて、同回路に印加される電源電圧の立上がり時間が
短い場合には、第１０図［有］）のｂｌに示すように正
常なパワーオンリセット信号が発生されるが、電源電圧
の立上がり時間が長い場合には、同図ｂ２に示すように
正常なパワーオンリセット信号が発生されない。従って
第９図に示すように、パワーオンリセット信号発生回路
に印加される電源電圧が内部電源電圧Ｖｃｃ　（ｉｎｔ
）である場合には、パワーオンリセット信号が正常に発
生せず、電源投入時の電圧不確定ノードの電位の設定等
ができず、半導体装置が誤動作する可能性があるという
問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、半導体装置内の電源導入時にパワーオンリセ
ット信号が正常なパルスで発生し、電位不確定なノード
の電位の設定を行うことができ、誤動作を防止できる半
導体装置を提倶することを目的とする。

（課題を解決するための手段］ 本発明に係る半導体装置は、外部ｉｎ電圧を内部電源電
圧に変換する電源電圧変換回路と、電源電圧の印加に応
答して所定期間信号を発生する信号発生回路とを備え、
上記信号発生回路に外部電源電圧を供給したものである
。

（作用） 本発明における半導体装置は、電源電圧の印加に応答し
て所定期間信号を発生する信号発生回路に外部電源電圧
を供給するようにしたので、上記信号が正常に発生され
、上記半導体装置内の電源投入時に電位不確定なノード
の電位設定が確実に行われ、半導体装置の誤動作が防止
できる。

〔実施例］ 以下、本発明の一実施例を図について説明する。

第１図は本発明の一実施例による半導体装置としてのダ
イナミックＲＡＭの構成を示す図である。

図において、ダイナミンクＲＡＭ１ａにはチップ外部か
ら、外部電源電圧Ｖｃ　ｃ　（ｅ　ｘ　ｔ）　、接地ド
レスＡｄｄおよび入力データＤｉｎが印加され、ダイナ
ミックＲＡＭチップ１ａから外部へ出力データＤｏｕｔ
が供給される。Ｍ　ＣＡはメモリセルアレイ、ＣＧは制
御信号発生回路、ＯＤは出力ドライハ回路である。また
ＰＯＲＧａは電源電圧投入時に、一定期間制御信号（パ
ワーオンリセット信号）を発生するパワーオンリセット
信号発生回路である。また、ＶＤＣはダイナミックＲＡ
Ｍチップ１ａに外部から供給される外部電源電圧Ｖｃｃ
　（ｅｘｔ）を受けて、これを降圧した内部電源電圧Ｖ
ｃｃ　（ｉｎＬ）を発生する電源電圧変換回路であり、
ここで発生された内部電源電圧Ｖｃｃ（ｉｎｔ）がメモ
リセルアレイＭＣＡおよび制御信号発生回路ＣＧに供給
されている。

一方、出力ドライバＯＤおよびパワーオンリセット信号
発生回路ＰＯＲＧａには外部電源電圧■ｃｃ　（ｅｘｔ
）が供給されている。通常、外部電源電圧Ｖｃｃ　（ｅ
ｘｔ）は５■であり、内部電源電圧Ｖｃｃ　（ｉｎｔ）
は外部電源電圧Ｖｃｃ（ｅｘｔ）が３〜４■以上の範囲
では３〜４■のほぼ一定の電圧となる。また出力データ
Ｄｏｕｔの判定の規格値は、通常ハイレベルで２．４■
以上、ロウレベルで０．４Ｖ以下であり、これを満たす
ために、出力ドライバＯＤには外部電源電圧Ｖｃｃ　（
ｅｘｔ）が供給されている。

第１図のパワーオンリセット信号発生回路ＰＯＲＧａの
例としては、例えば第２図に示すものがある。第２図の
回路は、第９図に示す回路とほぼ同一構成であるので詳
しい説明は省略する。第９図と異なる点は、供給される
電源電圧が第９図の場合には内部電源電圧Ｖｃｃ　（ｉ
ｎｔ）であるのに対し、第２図の場合には外部電源電圧
Ｖｃｃ（ｅｘｔ）であることである。

第２図のパワーオンリセット信号発生回路の回路の動作
は第３図の動作波形図に示すように、時刻Ｌ４に外部電
源電圧Ｖｃｃ　（ｅｘｔ）が立上がると、第７図および
第８図について説明したのと同様に、時刻ｔ４から時刻
ｔ、の期間パワーオンリセット信号ＦＯＲがハイレベル
となる。これにより、第１図の制御信号発生回路ＣＧ内
の図示しない電源投入時に電位不確定となるノードの電
位設定等が行われる。

なお、上記実施例では、電源電圧の印加に応答して所定
期間信号を発生する回路として、パワーオンリセット信
号発生回路について説明したが、これは他の回路であっ
てもよい。

また、上記実施例では、出力ドライハに外部電源電圧が
供給される場合について説明したが、第４図に示すよう
に、出力ドライバ回路に内部電源電圧が供給される場合
でも同様の効果を奏する。

また上記実施例では、ダイナミックＲＡＭの場合につい
て説明したが、他の半導体装置の場合にも同様の効果を
奏する。

また、上記実施例では内部電源電圧が一種類である場合
について説明したが、第５図に示すように内部電源電圧
が複数種類あってもよく、この場合にも同様の効果を奏
する。

〔発明の効果〕

以上のように、本発明によれば外部電源から供給される
外部電源電圧を内部電源電圧に変換する電源電圧変換回
路と、電源電圧の印加に応答して所定期間信号を発生す
る信号発生回路とを備えた半導体装置において、上記信
号発生回路には上記外部電源電圧が供給されるようにし
たので、信号発生回路から正常なパルスの信号が発生し
、電源投入時の電圧不確定ノードの電位の設定ができ、
半導体装置の誤動作を防止でき、電源電圧印加時の半導
体装置の動作を確実にできるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体装置の構成図、
第２図は第１図のパワーオンリセット信号発注回路の構
成図、第３図は第２図の回路の動作波形図、第４図は本
発明の他の実施例による半導体装置の構成図、第５図は
本発明の更に他の実施例による半導体装置の構成図、第
６図は従来の半導体装置の構成図、第７図は一般のパワ
ーオンリセン）信号発生回路の構成図、第８図は第７図
の回路の動作波形図、第９図は第６図中のパワーオンリ
セット信号発生回路の構成図、第１０図は第９図の回路
の動作説明図である。 Ｖｃ　ｃ　（ｅ　ｘ　ｔ）−外部電源電圧、Ｖｃｃ（ｎ
ｔ、Ｖｃｃ　（ｉｎｔ＋　）およびＶｃｃ　（ｉｎｔｚ
　）・・・内部電源電圧、ＶＤＣ・・・電源電圧変換回
路、ＰＯＲＧおよびＰＯＲＧａ・・・信号発注回路、１
１ａ、ｌｂおよび１ｃ・・・半導体装置、ＦＯＲ・・・
パワーオンリセッ、ト信号、ＣＧ・・・制御信号発止回
路、ＯＤ・・・出力ドライバ回路、ＭＣＡ・・・メモリ
セルアレイ、２〜５・・・ＭＯＳインバータ、６，７・
・・ＭＯＳダイオード、８．９・・・ＭＯＳ）ランジス
タ、１０〜１２・・・キャパシタ。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）外部電源から供給される外部電源電圧を内部電源
   電圧に変換する電源電圧変換回路と、電源電圧の印加に
   応答して所定期間、信号を発生する信号発生回路とを備
   えた半導体装置において、 上記信号発生回路には上記外部電源電圧を供給するよう
   にしたことを特徴とする半導体装置。