JPH03228292A - ガリウム砒素半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はガリウム砒素半導体記憶装置に関し、特にそ
のメモリセルの回路構成の改良に関するものである。

〔従来の技術〕

第２図は例えば１９８１年Ｉ　Ｅ　Ｄ　Ｍ　（Ｉｎｔｅ
ｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　
Ｍｅｅｔｉｎｇ）予稿集８３ページ記載の従来のガリウ
ム砒素半導体記憶装置におけるメモリセルの回路構成図
である。

図において、１及び２はノーマリオン型金属半導体電界
効果型トランジスタ（以下、金属−半導体電界効果トラ
ンジスタをＭＥＳＦＥＴと略記する）、３〜６はノーマ
リオフ型ＭＥＳＦＥＴである。ノーマリオン型ＭＥＳＦ
ＥＴＩ並びにノーマリオフ型ＭＥＳＦＥＴ３は、ノーマ
リオン型ＭＥＳＦＥＴ１を負荷、ノーマリオフ型ＭＥＳ
ＦＥ７３をドライバ、ノード９を入力ノード。ノード８
を出力ノードとする第１のＥ／Ｄインバータ回路を構成
し、ノーマリオン型ＭＥＳＦＥＴＩはそのドレインが電
源７に接続され、そのゲート及びソースが共通でノーマ
リオフ型ＭＥＳＦＥＴ３のドレイン８に接続されている
。またノーマリオフ型ＭＥＳＦＥＴ３は、そのゲートが
入力ノード９に接続され、ソースが接地されている。ま
た同様にノーマリオン型ＭＥＳＦＥ７２並びにノーマリ
オフ型ＭＥＳＦＥＴ４は、／　−？　Ｔ）　オフ型ＭＥ
ＳＦＥＴ２を負荷、ノーマリオフ型ＭＥＳＦＥＴ４をド
ライバ、ノード８を入力ノード。ノード９を出力ノード
とする第２のＥ／Ｄインバータ回路を構成し、ノーマリ
オン型ＭＥＳＦＥＴ２はそのドレインが電源７に接続さ
れ、そのゲート及びソースが共通でノーマリオフ型ＭＥ
ＳＦＥＴ４のドレイン９に接続されている。またノーマ
リオフ型ＭＥｓＦＥＴ４はそのゲートが入力ノード８に
接続され、ソースが接地されている。そして上記第１及
び第２のＥ／Ｄインバータ回路は、それぞれの入力と出
力とを交差接続されたフリップフロ２１回路の構成とな
っている。さらにノード８及びノード９はデータの蓄え
られるストレージノードとなっている。ノーマリオフ型
ＭＥＳＦＥＴ５はトランファゲートで、ストレージノー
ド８とビット線１０との間に接続され、そのゲートには
、ワード線１２が入力するようになっている。同様にノ
ーマリオフ型ＭＥＳＦＥＴ６はトランファゲートで、ス
トレージノード９とビット線１１との間に接続され、そ
のゲートには、ワード線１２が入力する。

次に動作について説明する。

メモリセルが非選択状態のときワード線１２はＬｏｗレ
ベルとなり、トランスファゲート５及び６は共に非導通
状態となるため、メモリセルはビット線１０及び１１か
ら切り離される。このとき以下のような機構によってメ
モリセルにはＨｉｇｈ、Ｌｏｗ対のデータが保持される
。

第３図は上記第１あるいは第２のＥ／Ｄインバータの伝
達特性を示す図であり、図中実線１７は上記インバータ
の伝達特性で、破線１８は実線１７をｙ＝ｘに関して対
称に折り返した曲線である。

入力がＬｏｗレベルのときドライバＦＥＴが非導通状態
となるため出力は負荷ＦＥＴによってＨｉｇｈレベルに
引き上げられる。ここで仮に電源７の電位を１．５ｖと
すると出力のＨｉｇｈレベルは１．５Ｖまで引き上げら
れようとするが、実際には出力がもう一方のインバータ
のゲートに入力するためドライバＦＥＴのゲート・ソー
ス間に形成される寄生ショットキダイオードの存在によ
ってショットキバリア高さΦＢ程度でクランプされ、通
常この値は０．６Ｖ程度となる。次にインバータへの入
力レベルが上昇してドライブＦＥＴのしきい値電圧を越
えるとドライバＦＥＴが導通し、通常ドライバＦＥＴの
電流駆動能力は負荷ＦＥＴの電流駆動能力よりも数倍以
上大きく設定されるため、出力レベルは急速にＬｏｗレ
ベルに低下する。インバータへの入力レベルがさらに上
昇すると、今度はドライバＦＥＴのゲート・ドレイン間
に形成される寄生ショットキダイオードの存在によって
出力レベルが徐々に引き上げられる。このようにしてメ
モリセルの非選択時における上記第１あるいは第２のＥ
／Ｄインバータの伝達特性は図の実線１７のようになる
。さらに上記第１及び第２のＥ／Ｄインバータは入力と
出力とが互いに交差接続されるため、非選択状態におけ
るストレージノード８及び９の電位は実線１７と破線１
８の交点Ａ及びＢで決定される。すなわちストレージノ
ード８，９にはＨｉｇｈ、Ｌｏｗ１対のデータが保持さ
れる。

次にメモリセルが選択状態になると、読出し時において
はワード線１２が）Ｉｉｇｈレベルとなり、トランスフ
ァゲート５及び６が導通して保持されていたデータがビ
ット線１０及び１１に読出される。これらビット線に読
出されたデータはさらに後段の回路で増幅され外部へ出
力される。またメモリセルへのデータの書込みはワード
線１２をＨ１ｇｈレベルとしてメモリセルを選択状態に
して、さらにビット線ｌＯ及び１１を書込み回路によっ
て強く一方をＨｉｇｈレベルに、他方をＬｏｗレベルに
することによってビット線のデータをメモリセルのスト
レージノードへ書込む。

〔発明が解決しようとする課題〕

従来のガリウム砒素半導体記憶装置におけるメモリセル
は以上のように構成されているため、メモリセルに保持
されるデータのＨｉｇｈレベルがドライバＦＥＴ３ある
いは４のゲート・ソース間のショットキバリア高さで制
限され、０．６Ｖ程度になってしまう。このためメモリ
セルが保持するデータの電圧振幅が小さく、以下に説明
するように、α線の入射によるソフトエラーを起こし易
いという問題点があった。

すなわち、一般にＭＥ　Ｓ　Ｆ　ＥＴはガリウム砒素半
導体基板上に不純物を混入した活性領域を有するが、こ
の活性領域が高電位になっている場合、α線の入射によ
って基板内に生成された電子はこの高電位の活性領域へ
収集される。従ってメモリセルのＨｉｇｈ側のストレー
ジノード電位が低下する。この低下量は通常０．６Ｖを
上回る値となり、従ってＨｉｇｈ側のストレージノード
へのα線の入射によってＨｉｇｈ側のストレージノード
の電位がＬｏｗ側のストレージノードの電位より低下し
てデータの反転が起こる。これは次の書込みまで回復不
可能なものとなる。

そこでα線の入射に対してメモリセルの耐性を高めデー
タが反転する確率を低減するために第４図に示すように
ストレージノード８及び９とＧＮＤとの間にショットキ
ダイオード１３及び１４を順方向に挿入することにより
ストレージノード８及び９の容量を高める方法が考えら
れる。すなわちストレージノードの容量を高めることに
よって同じ電荷収集量に対する電位の変化量が低減され
ソフトエラー発生率が低減される。しかし、この方法で
は次のような問題点がある。

まず、例えば第４図においてノード８にＨ１ｇｈレベル
、ノード９にＬｏｗレベルのデータが保持されていると
すると、Ｈｉｇｈ側のストレージノード８とＧＮＤとの
間にはドライバＦＥＴ４のゲート・ソース間に形成され
る寄生ショットキダイオードの他に、上記付加したショ
ットキダイオード１４が並列に接続されることとなり、
ノード８に対するショットキダイオードのショットキ電
流が増加してノード８の電位が低下する。特にメモリセ
ルにおいては低消費電力化のために負荷のノーマリオン
型ＭＥＳＦＥＴＩ及び２の電流供給能力を極力低減して
いるためにノード８とＧＮＤとの間に接続されるショッ
トキダイオードの実質的な面積の増加によるノード８の
電位の低下が著しい。そしてＨｉｇｈ側のノード８の電
位が低下するとメモリセルに保持されるデータの電圧振
幅が低下するため、ダイオード付加によるソフトエラー
発生率低減の効果が向上しないだけでなく、ノイズマー
ジンも低下してしまう。

このように従来のメモリセルではα線によるソフトエラ
ーが起こり易く、また第４図のような容量付加を行って
も、データの電圧振幅が低下して効果が向上しないだけ
でなく、ノイズマージンも低下するという問題点があっ
た。

この発明は上記のような問題点を解消するためになされ
たものでメモリセルに保持されるデータの電圧振幅を低
下させることなくストレージノードへの容量付加を行い
、ソフトエラー耐性の高いメモリセルを有するガリウム
砒素半導体装置を得ることを目的とする。

〔問題を解決するための手段〕

この発明に係るガリウム砒素半導体記憶装置は、メモリ
セル内部の各ストレージノードと、ドライバＦＥＴのソ
ースの電源よりも高い電位を有する中間ノードとの間に
、各ストレージノードをアノードとし、かつ上記中間ノ
ードをカソードとするショットキダイオードを接続し、
さらに上記中間ノードとドライバＦＥＴのソースの電源
との間に負荷素子を接続したものである。

〔作用〕

この発明においては、上記構成により、メモリセルに付
加するショットキダイオードのカソードの電位を、メモ
リセルのドライバＦＥＴのソースの電源よりも高くした
から、内部ノードの電圧の低下を殆ど伴うことなく、内
部ノードに容量を付加することができ、この結果、ノイ
ズマージンの低下を招くことなく、ソフトエラー耐性を
高めることができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例によるガリウム砒素半導体記
憶装置のメモリセルの回路構成図であり、第２図ないし
第４図と同一符号は同一または相当部分を示し、１５は
ノーマリオンＭＥＳＦＥＴであり、第４図に示した回路
図のショットキダイオード１３及び１４のカソードを中
間ノード１６に接続したもので、さらにノーマリオン型
ＭＥＳＦＥ７１５をそのドレインが中間ノード１６に接
続され、そのゲート及びソースが接地されたものとなっ
ている。

次に動作について説明する。

メモリセルが非選択状態のとき、ワード線１２はＬｏｗ
レベルであり、トランスファゲート５及び６が非導通状
態であるためメモリセルのストレージノードはビット線
から電気的に切り離される。

このときメモリセルのストレージノードには、従来例の
場合と全く同様の原理で）Ｉｉｇｈ、Ｌｏｗ１対のデー
タが保持される。仮にノード８にＨｉｇｈレベル、ノー
ド９にＬｏｗレベルのデータが蓄えられているとすると
、従来例においてはノード８からショットキダイオード
１４を経てＧＮＤへ流れる電流のためにノード８のスト
レージ電位の低下が起こっていたが、本発明においては
ノード１６が直接ＧＮＤとはならず、ＧＮＤとの間に負
荷素子１５が接続されているためＧＮＤより高い電位を
有し、このためにノード８の電位の低下が防止される。

すなわち、通常ショットキダイオードはショットキバリ
ア高さの程度のバイアス条件においては、バイアス電圧
に対し指数関数的に電流が増加する性質を有するため、
電流の増加率が高く、従って中間ノード１６の電位の上
昇によりショットキダイオード１４を流れる電流は急速
に減少する。ノード８のＨｉｇｈレベルを決定するのは
ショットキダイオード１４を通じて流れる電流とドライ
バＦＥＴ４のゲートを通じてＧＮＤへ流れる電流の２つ
によるものであるが、中間ノード１６の電位を上昇させ
ることによりショットキダイオード１４を流れる電流を
、ドライバＦＥＴ４のゲートを通じて流れる電流以下に
抑えれば、ショットキダイオード１４の付加によるノー
ド８の電位の低下を小さく抑えることができる。ノード
１６の電位の調節は、負荷のノーマリオン型ＭＥＳＦＥ
７１５の電流駆動力を、例えばサイズの変更等で変化さ
せることによって、これを行うことができる。ただし、
ショットキダイオードによって付加される容量値はアノ
ード・カソード間のバイアス電圧が大きいほど大きいた
めストレージノードの電圧振幅と付加される容量値との
両面から中間ノード１６の電位の最適値を選ぶ必要があ
る。

なお、書き込み及び読み出し動作についても従来例と全
く同様である。

このように本実施例では、中間ノード１６を介して負荷
ＦＥＴ１５を接続することによって、中間ノード１６の
電位をＧＮＤレベルより高くすることができ、メモリセ
ルのストレージノードの電圧振幅を殆ど低下させること
なく容量の付加を行うことができ、従ってノイズマージ
ンを低下せずにα線に対するソフトエラー耐性を効率よ
く高めることができる。

なお、上記実施例ではメモリセルの負荷素子としてノー
マリオン型ＭＥＳＦＥＴを用いた場合について説明した
が、これは他の負荷素子、例えば抵抗素子等でも良く同
様な効果を奏する。

また、上記実施例では付加されたショットキダイオード
のカソードとＧＮＤとの間に接続される負荷素子として
、ノーマリオン型ＭＥＳＦＥＴを用いた場合について説
明したが、これは他の負荷素子、例えば抵抗素子等でも
良く同様の効果を奏する。

〔発明の効果］ 以上のようにこの発明に係るガリウム砒素半導体記憶装
置によれば、メモリセル内部の各ストレージノードと、
ドライバＦＥＴのソースの電源よりも高い電位を有する
中間ノードとの間に、各ストレージノードをアノードと
し、かつ上記中間ノードをカソードとするショットキダ
イオードを接続し、さらに上記中間ノードとドライバＦ
ＥＴのソースの電源との間に負荷素子を接続したので、
メモリセルのデータの電圧振幅を殆ど低下させることな
く、ストレージノードに容量を付加することができ、こ
の結果、ノイズマージンを低下させることなく効率良く
α線に対するソストエラー耐性を高めることができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるガリウム砒素半導体記
憶装置のメモリセルの回路構成図、第２図は従来のガリ
ウム砒素半導体記憶装置のメモリセルの回路構成図、第
３図は従来のガリウム砒素半導体記憶装置のメモリセル
におけるＥ／Ｄインバータの伝達特性を示す図、第４図
は従来のガリウム砒素半導体記憶装置のメモリセルにダ
イオード付加を行った場合の回路構成図である。 図中１．２及び１５はノーマリオン型ＭＥＳＦＥＴ、３
〜６はノーマリオフ型ＭＥＳＦＥＴ、７は電源、８．９
はストレージノード、１０．１１はビット線、１２はワ
ード線、１３．１４はショットキダイオード、１６は中
間ノード、１７はＥ／Ｄインバータの伝達特性、１８は
１７をｙ＝ｘに関して対称にした曲線、Ａ、Ｂは安定点
である。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）ガリウム砒素半導体基板上に形成され、そのゲー
   トを第１の入力ノード、ドレインを第１の出力ノードと
   し、ソースが第１の電源に接続される第１のノーマリオ
   フ型ＭＥＳＦＥＴと、上記第１の出力ノードと第２の電
   源との間に接続された第１の負荷素子とからなる第１の
   インバータ回路と、 そのゲートを第２の入力ノード、ドレインを第２の出力
   ノードとし、ソースが上記第１の電源に接続される第２
   のノーマリオフ型ＭＥＳＦＥＴと、上記第２の出力ノー
   ドと上記第２の電源との間に接続された第２の負荷素子
   とからなる第２のインバータ回路とを有し、 上記第１の入力ノードと上記第２の出力ノード及び上記
   第１の出力ノードと上記第２の入力ノードがそれぞれ接
   続されるフリップフロップ型のメモリセルを有するメモ
   リ回路装置において、上記第１の出力ノードをアノード
   とし、上記第１の中間ノードをカソードとする第１のシ
   ョットキダイオードと、 上記第２の出力ノードをアノードとし上記第１の中間ノ
   ードをカソードとする第２のショットキダイオードと、 上記第１の中間ノードと上記第１の電源との間に接続さ
   れた第３の負荷素子とを備えたことを特徴とするガリウ
   ム砒素半導体記憶装置。