JPH0461095A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に関し、特にそのメモリセル
の構成に関する。

［従来の技術］ 従来、半導体記憶装置におけるメモリセルとしては、交
差接続した２つのインバータからなるフリップフロップ
を用いたものかあり、その−例が例えば１９８１年　１
ｎｔｅｒｎａｔｉｏｎｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅ
ｖｉｃｅＭｅｅｔｉｎｇ（ＩＥＤＭ）の予稿集第８３頁
に記載されている。これは第４図に示すように、ノーマ
リオフ型の金属−半導体電界効果トランラスタ（ＭＥＳ
ＦＥＴ）をドライバー、ノーマリオン型のＭＥＳＦＥＴ
を負荷としたインバータを２台有しているものである。

即ち、３はドライバーであるノーマリオフ型のＭＥＳＦ
ＥＴて、その共通電極、例えばソースは第１の電源、例
えば接地電位に接続され、その出力電極、例えばトレイ
ンは出力ノード８に接続されている。この出力ノード８
は、負荷となるノーマリオンのＭＥＳＦＥＴ１５のソー
ス電極とゲート電極に接続されている。また、このＭＥ
ＳＦＥＴ１５のトレインは、第２の電源７、例えば＋Ｖ
に接続されている。これらＭＥＳＦＥＴ３．１５によっ
て１台のエンハンスメント／デュプレッション（Ｅ／Ｄ
）インバータＩＮＶＩか構成され、同様にドライバーと
なるノーマリオフ型のＭＥＳＦＥＴ４と、負荷となるノ
ーマリオン型のＭＥＳＦＥＴ１６とによって、出力ノー
ド９を有するＥ／ＤインバータＩＮＶ２か構成されてい
る。インバータＩＮＶ１の出力ノード８が、インバータ
ｌ　ＮＶ２の入力ノードに接続されたＭＥＳＦＥＴ４の
制御電極、例えばゲートに接続され、インバータＩ　Ｎ
Ｖ２の出力ノード９が、インバータＩＮＶ】の入力ノー
ドに接続されたＭＥＳＦＥＴ３の制御電極、例えばゲー
トに接続されて、フリップフロップを構成している。以
後、出力ノードを記憶ノードと称する。なお、同図にお
いて、１０．　１．１はビット線、１２はワー■［５，
６はノーマリオフ型のＭＥＳＦＥＴによって構成された
トランスファゲートである。なお、このメモリセルは、
ガリウム砒素半導体基板上に形成されている。

このメモリセルては、これか非選択の状態においてワー
ド線］２かＬレベルて、トランスファゲート５．６は共
に非導通状態となるのて、記憶ノード８．９はビット線
１０．１１から電気的に切り難される。このとき以下の
ようにしてメモリセルには、Ｈ，Ｌレベルの１対のデー
タか保持される。

例えばドライバーＭＥＳＦＥＴ３のゲートへの入力電圧
がＬレベルのとき、ＭＥＳＦＥＴ３か非導通状態になる
ので、記憶ノード８の電圧は負荷ＭＥＳＦＥＴＩ５によ
ってＨレベルに引き上げられる。ここて＋Ｖを例えば１
ｖとすると、記憶ノード８の電圧はＩＶまで引き上げら
れようとするが、記憶ノード８の電圧はもう一方のイン
バータＩＮｖ２ノドライバー　Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ
　４　（７）ゲートニモ供給されているため、記憶ノー
ド８の電圧は、ＭＥＳＦＥＴ４のゲート・ソース間に形
成される寄生ショットキーダイオードの存在によってシ
ミツトキーバリア高さΦ６程度にクランプされる。通常
、このクランプ値は０．６ｖ程度である。次に、ＩＮＶ
Ｉへの入力電圧か上昇して、ドライバーＭＥＳＦＥＴ３
のしきい値を超えると、ドライバーＭＥＳＦＥＴ３か導
通状態となる。通常、ドライバーＭＥＳＦＥＴ３の導通
状態にあける電流駆動能力は、負荷ＭＥＳＦＥＴ１５の
電流駆動能力よりも数倍以上大きく設定されているのて
、記憶ノード８の電圧は急速にＬレベルに低下する。入
力電圧かさらに上昇すると、今度はドライバーＭＥＳＦ
ＥＴ３のケートとトレインとの間に形成される寄生ショ
ットキータイオートか導通を開始し、ＩＮＶＩの入力ノ
ードから記憶ノード８に電流か流れ始め、記憶ノード８
の電圧か徐々に引き上げられる。このようにしてメモリ
セルか非選択状態におけるインバータＩＮＶＩの伝達特
性は第５図の実線１７のようになり、インバータＩＮＶ
２の伝達特性も同様な特性となる。但し、インバータＩ
ＮＶＩの記憶ノード８は、インバータｒＮＶ２の入力ノ
ードに接続され、インバータ１ＮＶ２の入力ノードは、
インへ−夕ＩＮＶＩの記憶ノード８に接続されているの
て、即ち交差接続されているのて１例えばインバータＩ
ＮＶＩの伝達特性か実線１７であるとすると、インバー
タＩＮＶ２の伝達特性は実線１７をｙ＝ｘに関して対象
に折り返した破線１８で表わされ、非選択状態における
記憶ノード８．９の電圧は安定点である実線１７と破線
１８との交点Ａ、Ｂて決定される。即ち、記憶ノード８
．９にはＨ，Ｌレベル１対のデータか保持される。

メモリセルからのデータの読出しは、ワード線Ｉ２をＨ
レベルとしてメモリセルを選択状態にすることによって
トランスファゲート５．６を導通状態とし、保持されて
いたデータをビット線１０．１１に出力することによっ
て行なわれる。ビット線１０．１１に読出されたデータ
は、さらに後段の回路（図示せず）て増幅され、外部へ
出力される。また、メモリセルへのデータの書き込みは
、ワード線１２をＨレベルとしてメモリセルを選択状態
とし、ビット線１０及び１１を書き込み回路（図示せず
）により、一方をＨレベル、他方をＬレベルとすること
によってビット線１０．１１のデータをメモリセルの記
憶ノード８．９に伝達することによって行なわれる。

［発明が解決しようとする課Ｂ］ 上記のようなメモリセルては、メモリセルに保持される
データのＨレベルがドライバーＭＥＳＦＥＴ３．４のゲ
ート・ソース間のショットキーバリア高さΦ８て制限さ
れ、０．６　Ｖ程度となる。このため、メモリセルか保
持するデータの電圧振幅か小さく、α線の入射によりソ
フトエラーを起しやすいという問題点かあった。

即ち、一般にＭＥＳＦＥＴはガリーウム砒素半導体基板
に不純物を混入した活性領域を有し、この活性領域か高
電位になっていると、α線の入射によって半導体基板内
に生成された電子が、この高電位の活性領域に収集され
る。従って、メモリセルのＨレベルである記憶ノードの
活性領域にα線か入射すると、このノードに電子か収集
され、電位が低下する。この低下量は通常には０．６　
Ｖを上回る値となり、Ｈレベルである記憶ノードの電位
かＬレベルである記憶ノードの電位よりも低下する。メ
モリセルは上述したようにフリップフロップによって構
成されており、このようなフリップフロップで上記のよ
うな電位の逆転か一瞬でも生じると、データが反転して
回復不能となる。このようなデータの反転は、次のデー
タの書き込みまで回復せず、実際に用いられる場合、誤
動作な引き起こすことになる。

α線の入射によってデータか反転する確率を低減させる
方法としては、例えば第６図に示すように記憶ノード８
．９と接地電位との間に容量素子１９．２０を付加する
ことか知られている。これによって記憶ノード８．９の
容量値か増加し、α線の入射時に収集される電子による
記憶ノードの電位の低下を低減させることがてきる。し
かし、これては、容量素子を付加することによってメモ
リセルの構成素子数か増加し、メモリセルの面積か増加
する。一般にメモリチップにおいては、最も大きな面積
をメモリセルが占めるので、チップ面積を低減させるた
めにはメモリセルの面積を低減させる必要かある。しか
し、上記のように容量素子を付加すると、チップ面積が
増加するのて、製造コストの面から好ましくない上に、
小型化を図る上の障害となる。

素子数を増加させずにα線に対する耐性を増加させる方
法としては、例えば負荷ＭＥＳＦＥＴ１５．１６の電流
駆動能力を増加させることも考えられる。即ち、第７図
は負荷ＭＥＳＦＥＴ１５．１６の負荷特性を示したもの
で、ゲートとソースを共通としたノーマリオン型のＭＥ
ＳＦＥＴで負荷を構成しているので、同図からも明らか
なように負荷特性は飽和し、この飽和電流かメモリセル
の保持電流となる。負荷Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ　Ｉ５
．１６の保持電流を増加させれば、記憶ノードの電位を
高い側へ弓き上げる能力か向上し、α線の入射による電
子の収集に対して記憶ノードのレベルの低下か緩和され
、データの反転の確率か低減される。しかし、これては
メモリセルの保持電流を増加させねばならず、メモリセ
ルの消費電力か増大する。一般にメモリ素子ては、その
消費電力を低減させるために、メモリセルての消費電力
は極力押える必要かある。従って負荷ＭＥＳＦＥＴ１５
．１６の電流駆動能力を増加させることは消費電力低減
の観点から好ましくない。

本発明は、上記のような各問題点を解決するためになさ
れたものて、素子数を増加させることなく、かつ消費電
力を増加させることなく、α線の入射によるデータの反
転か生しる確率を低減させたメモリセルを得ることを目
的とする。

［課題を解決するための手段］ 上記の問題点を解決するために、本発明は、第１及び第
２のインバータ回路の入力ノードと出力ノードとをそれ
ぞれ交差接続させたフリップフロップを有するメモリセ
ルを形成し、上記第１及び第２のインバータ回路が、そ
れぞれ制御電極を上記入力ノードに、出力電極を上記出
力ノードに、上記共通電極を第１の電源に接続したＦＥ
Ｔと、上記出力ノードと第２の電源との間に接続した負
荷素子とを有する半導体記憶装置において、上記負荷素
子としてＩ”ＥＴを用いるのではなく、負性抵抗を有す
る素子を用いたちのである。

［作用］ 本発明によれば、上述したように負荷素子として負性抵
抗特性を有するものを使用している。従って、詳細は後
述するが、インバータの出力ノード（記憶ノード）かＨ
レベルのとき、出力ノードの電圧は第３図のインバータ
の負荷特性１３におけるｖＨの近傍の電圧となり、Ｈレ
ベルに維持するための保持電流は非常に小さい。またイ
ンバータの出力ノードかＬレベルのとき、出力ノードの
電圧は第３図に示す負荷特性１３上のＶＬとなり、Ｌレ
ベルに維持するための保持電流も非常に小さい。また、
出力ノードがＨレベルにある状態において、α線の入射
により出力ノードの電位か下がると、負荷特性１３に沿
って電流か増加するのて電流駆動能力が増大し、出力ノ
ードの電圧はＨレベルに維持される。

［実施例コ 第１図に示すように、この実施例は、負荷素子を負性抵
抗素子、例えばエサキダイオード１．２に変更した以外
、上述した従来のものと同様に構成されている。同等部
分には同一符号を付して。

その説明を省略する。

エサキダイオード１は、そのアノードか第２の電源７で
ある＋Ｖに接続され、カソードか記憶ノード８に接続さ
れている。同様にエサキダイオード２は、そのアノード
か第２の電源７に接続され、カソードかｔａ−Ｉｔノー
ド９に接続されている。

ところて、エサキタイオートｌ、２は、公知のように第
２図に示すような電圧−電流特性を有している。即ち、
順方向電圧か増加していくと、当初にはトンネル電流か
流れて、電流は増加していくが、順方向電圧が尖頭値電
圧ｖＰ、例えば０．２乃至０．３ｖになったときに尖頭
値電流１ｐとなり、これ以後順方向電圧か増加すると、
電流は減少していく。さらに、順方向電圧か増加し、谷
点電圧ｖｖ、例えば０．３ｖを超えると、拡散電流か流
れ始め、電流は谷点電流Ｉｖより再び増加を開始し、以
後は単調に増加する。従って、順方向電圧か尖頭値電圧
ＶＰから谷点電圧Ｖｖまての間では、順方向電圧の増加
に従って電流か減少する負性抵抗特性を呈する。

このような負性抵抗特性を有するエサキダイオード１，
２を負荷素子として用いたインバータＩＮＶ１．　ＩＮ
Ｖ２の動作を、第３図に示すインバータＩＮＶ１．．　
ＩＮＶ２の負荷特性曲線１３とドライバー特性曲線１４
を参照しながら説明する。なお、負荷特性曲線１３は、
第２図に示す電圧−電流特性を裏返したものに相当し、
第３図における電圧ＶＨの点か第２図に８ける原点に対
応し、第３図におけるｖＬが第２図における谷点電圧ｖ
ｖに相当する。なお、電圧Ｖ。は電源電圧＋Ｖに等しい
とする。

ここて、例えば記憶ノード９かＬレベルのとき、インバ
ータＩＮｖ１ノドライｙ＜−ＭＥＳＦＥＴ３のゲートも
Ｌレベルとなり、このＭＥＳＦＥＴ３か非導通状態とな
る。このときエサキダイオードｌの両端間の電位差はＯ
であるので、記憶ノード８の電圧は＋Ｖ、即ち第３図に
示すＶ□に引き上げられる。この■イはＭＥＳＦＥＴ４
のショットキーバリア高さΦ８よりも高い値になるのて
、記憶ノード８の電圧がＭＥＳＦＥＴ４のゲートに入力
されていても、記憶ノード８はＨレベルを維持する。

また記憶ノード９がＨレベルのとき、ＭＥＳＦＥＴ４の
ゲートもＨレベルとなり、ＭＥＳＦＥＴ３が導通状態と
なり、第３図に符号１４て示すドライバー特性となる。

ここで、ドライバーＭＥＳＦＥＴ３の導通状態における
電流駆動能力を、エサキタイオート１の尖頭値電流ＩＰ
より充分に大きく設定されているとすると、記憶ノード
８の電圧は、ドライバー特性１４と負荷特性１３との交
点、この実施例てはエサキダイオードｌの谷点電圧に決
定され、ｖＬ、即ちＬレベルとなる。このときの電流、
即ち保持電流も谷点電流Ｉｖと小さく抑えられる。この
ように、入力レベルかＨレベルのとき出力レベルかＬレ
ベルとなり、入力レベルかＬレベルのとき出力レベルか
Ｈレベルとなり、インバータ特性は第５図に示した従来
のものと同様になる。またインバータＩＮＶ２でも記憶
ノード８がＬレベルのとき記憶ノード９かＨレベルとな
り、記憶ノード８かＨレベルのとき記憶ノード９かＬレ
ベルとなる。このようなインバータＩＮＶＩ、Ｉ　ＮＶ
２を交差接続して構成したメモリセルも従来のものと同
様に２つの安定点を有し、Ｈ，Ｌレベル１対のデータか
保持される。また、保持電流もＩｖを適当に設定するこ
とによって従来のものと同様にすることかてきる。メモ
リセルに対するデータの読出し、書き込みも従来のもの
と同様に行なえる。

ここて、例えば記憶ノード８かＨレベルである状態にお
いて、記憶ノード８の近傍にα線か入射した場合を考え
ると、従来のものと同様にα線の入射によって発生した
電子が電位の高い記憶ノード８へ収集され、記憶ノード
８のＨレベル、即ち■ｏから低下する。例えば、第３図
に示すようにＶ、に低下したとすると、エサキダイオー
ド１には■□−ｖ１４．の順方向電圧か印加され、エサ
キダイオード１は第３図に示すＩ□の電流を記憶ノード
８に流す。即も電流駆動入力か高まり、その結果、記憶
ノード８のＨレベルの低下か抑制される。記憶ノード９
かＨレベルの際にα線が入射した場合にも、同様にして
Ｈレベルの低下か抑制される。従って、α線か入射して
もデータの反転の生しる確率を低減させることかでき、
α線に対するメモリの耐性を高めることかできる。

上記の実施例では、負性抵抗素子としてエサキダイオー
ドを使用したが、負性抵抗特性を有するものならば、他
の負性抵抗素子を使用することもできる。また、上記の
実施例ては、ガリウム砒素半導体基板上に形成した記憶
装置に本発明を実施したが、他の半導体基板上に形成し
た記憶装置にも本発明を実施することかできる。

［発明の効果］ 以上のように、本発明によれば、半導体記憶装置の負荷
素子に負性抵抗特性を有するものを使用したのて、メモ
リセルの構成素子数を増加させることなく、かつ消費電
力を増加させることなく、α線の入射によるデータの反
転の確率を低減させることかできる。

【図面の簡単な説明】

第１図は本発明による半導体記憶装置の１実施例の回路
図、第２図はエサキダイオードの電圧−電流特性図、第
３図は本実施例におけるインバータ回路の負荷特性及び
ドライバー特性を示す図、Ｓ４図は従来の半導体記憶装
置のメモリセルの回路図、第５図は従来のメモリセルの
インバータの伝達特性を示す図、第６図は従来の゛メモ
リセルに容量を負荷したメモリセルの回路図、第７図は
従来のメモリセルに８ける負荷ＦＥＴの負荷特性を示す
図である。 １．２・・・・エサキタイオート、３．４・・・・ＭＥ
ＳＦＥＴ　（ＦＥＴ）、８．９・・・・出力ノード、Ｉ
ＮＶＩ、１ＮＶ２・・・・・インバータ。 第 閏

Claims (1)

【特許請求の範囲】
1. （１）第１及び第２のインバータ回路の入力ノードと出
   力ノードとをそれぞれ交差接続させたフリップフロップ
   を有するメモリセルを形成し、上記第１及び第２のイン
   バータ回路が、それぞれ制御電極を上記入力ノードに、
   出力電極を上記出力ノードに、上記共通電極を第１の電
   源に接続したＦＥＴと、上記出力ノードと第２の電源と
   の間に接続した負荷素子とを有する半導体記憶装置にお
   いて、上記負荷素子を、負性抵抗を有する素子によって
   構成したことを特徴とする半導体記憶装置。