JPH03228343A - Ｉｃ試験装置 - Google Patents
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- JPH03228343A JPH03228343A JP2023704A JP2370490A JPH03228343A JP H03228343 A JPH03228343 A JP H03228343A JP 2023704 A JP2023704 A JP 2023704A JP 2370490 A JP2370490 A JP 2370490A JP H03228343 A JPH03228343 A JP H03228343A
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- 238000012360 testing method Methods 0.000 claims abstract description 132
- 230000015654 memory Effects 0.000 claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 230000005540 biological transmission Effects 0.000 description 21
- 238000000034 method Methods 0.000 description 8
- 238000005259 measurement Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 208000031872 Body Remains Diseases 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
- G01R31/2806—Apparatus therefor, e.g. test stations, drivers, analysers, conveyors
-
- G—PHYSICS
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-
- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、ＩＣ（半導体集積回路）の試験装置に関す
る。
る。
「従来の技術」
ＩＣ試験装置は、第７図に示すように試験装置本体１０
に対してＩＣ接続用基板８１が接続される。ＩＣ接続用
基Ｆｉ、８１は、パフォーマンスボードまたはテストフ
ィクスチャーと称されるもので、ＩＣソケット８２が取
り付けられるとともに、ＩＣソケット８２の接触子とＩ
Ｃ接続用基ｖｉ、８１の試験装置本体１０への接続点と
を結んで、それぞれ同軸ケーブルやストリップラインな
どの複数の伝送線Ｌ１〜ＬＮが設けられる。試験装置本
体１０とＩＣ接続用基ｖｉ８１は、一方に設けられたピ
ン電極と他方に設けられた面電極が押し付けられ、また
は両者に設けられたコネクタが嵌合させられるなどによ
って、接続される。ＩＣＩは、ＩＣソケット８２に装着
される。
に対してＩＣ接続用基板８１が接続される。ＩＣ接続用
基Ｆｉ、８１は、パフォーマンスボードまたはテストフ
ィクスチャーと称されるもので、ＩＣソケット８２が取
り付けられるとともに、ＩＣソケット８２の接触子とＩ
Ｃ接続用基ｖｉ、８１の試験装置本体１０への接続点と
を結んで、それぞれ同軸ケーブルやストリップラインな
どの複数の伝送線Ｌ１〜ＬＮが設けられる。試験装置本
体１０とＩＣ接続用基ｖｉ８１は、一方に設けられたピ
ン電極と他方に設けられた面電極が押し付けられ、また
は両者に設けられたコネクタが嵌合させられるなどによ
って、接続される。ＩＣＩは、ＩＣソケット８２に装着
される。
そして、試験装置本体ＩＣ内の信号形成回路において試
験パターンの一種である印加パターンから論理レベルの
試験信号が形成され、その試験信号が試験装置本体１０
内のドライバにおいてＥＣＬレヘレベｔｂＴＴＬレベル
などの所定レベルの信号電圧に変換されて、試験装置本
体１０からＩＣ接続用基板８１の伝送線Ｌ１〜ＬＮを通
じてＩＣＩのピンＰ１〜ＰＮに供給されるとともに、こ
れによってＩＣＩのピンＰＬ−ＰＮに得られたＩＣ出力
電圧がＩＣ接続用基板８１の伝送線Ｌｌ−ＬＮを通して
試験装置本体１０に供給されて、試験装置本体１０内の
コンパレータにおいて基準電圧と比較されて論理レベル
の出力信号が得られ、その出力信号が試験装置本体１０
内の論理比較回路において試験パターンの一種である期
待値パターンと論理比較され、その論理比較回路の出力
によってＩＣＩの良否が判定される。
験パターンの一種である印加パターンから論理レベルの
試験信号が形成され、その試験信号が試験装置本体１０
内のドライバにおいてＥＣＬレヘレベｔｂＴＴＬレベル
などの所定レベルの信号電圧に変換されて、試験装置本
体１０からＩＣ接続用基板８１の伝送線Ｌ１〜ＬＮを通
じてＩＣＩのピンＰ１〜ＰＮに供給されるとともに、こ
れによってＩＣＩのピンＰＬ−ＰＮに得られたＩＣ出力
電圧がＩＣ接続用基板８１の伝送線Ｌｌ−ＬＮを通して
試験装置本体１０に供給されて、試験装置本体１０内の
コンパレータにおいて基準電圧と比較されて論理レベル
の出力信号が得られ、その出力信号が試験装置本体１０
内の論理比較回路において試験パターンの一種である期
待値パターンと論理比較され、その論理比較回路の出力
によってＩＣＩの良否が判定される。
この場合、試験装置本体１０における試験信号の送出タ
イミングおよびＩＣ出力電圧の取込タイミングは、ＩＣ
１のピンＰＩ−ＰＮに対する試験装置本体１０内の各回
路における遅延時間だけでなく、ＩＣＩのピンＰ１〜Ｐ
ＮについてのＩＣ接続用基板８１における遅延時間Ｔｌ
−ＴＮも考慮されて決定される必要がある。
イミングおよびＩＣ出力電圧の取込タイミングは、ＩＣ
１のピンＰＩ−ＰＮに対する試験装置本体１０内の各回
路における遅延時間だけでなく、ＩＣＩのピンＰ１〜Ｐ
ＮについてのＩＣ接続用基板８１における遅延時間Ｔｌ
−ＴＮも考慮されて決定される必要がある。
従来、このようにＩＣＩのピンＰ１〜ＰＮについてのＩ
Ｃ接続用基板８１における遅延時間Ｔ１〜ＴＮに応じて
試験信号の送出タイミングおよびＩＣ出力電圧の取込タ
イミングを補正する方法としては、次の二つが考えられ
ている。
Ｃ接続用基板８１における遅延時間Ｔ１〜ＴＮに応じて
試験信号の送出タイミングおよびＩＣ出力電圧の取込タ
イミングを補正する方法としては、次の二つが考えられ
ている。
すなわち、一つは、伝送線Ｌ１〜ＬＮの長さを均一にし
て上記の遅延時間Ｔ１〜ＴＮを一定にし、試験装置本体
１０においては、その一定時間のデータによって上記の
タイミング補正を行わせるものであり、もう一つは、適
当な方法によって伝送線Ｌ１〜ＬＮの長さ、すなわち上
記の遅延時間Ｔ１〜ＴＮを測定して、その測定データを
試験装置本体１０内に設けたメモリに格納し、試験装置
本体１０においては、そのメモリから読み出したデータ
によって上記のタイミング補正を行わせるものである。
て上記の遅延時間Ｔ１〜ＴＮを一定にし、試験装置本体
１０においては、その一定時間のデータによって上記の
タイミング補正を行わせるものであり、もう一つは、適
当な方法によって伝送線Ｌ１〜ＬＮの長さ、すなわち上
記の遅延時間Ｔ１〜ＴＮを測定して、その測定データを
試験装置本体１０内に設けたメモリに格納し、試験装置
本体１０においては、そのメモリから読み出したデータ
によって上記のタイミング補正を行わせるものである。
「発明が解決しようとする課題」
しかしながら、伝送線Ｌ１〜ＬＮの長さを均一にしてＩ
Ｃ１のピンＰ１〜ＰＮについてのＩＣ接続用基板８１に
おける遅延時間Ｔ１〜ＴＮを一定にし、試験装置本体１
０においては、その一定時間のデータによって試験信号
の送出タイミングおよびＩＣ出力電圧の取込タイミング
を補正する方法は、特にＩＣＩのピン数が多い場合には
ＩＣ接続用基ｖｉ、８１の製造が煩雑かつ困難になる不
都合がある。
Ｃ１のピンＰ１〜ＰＮについてのＩＣ接続用基板８１に
おける遅延時間Ｔ１〜ＴＮを一定にし、試験装置本体１
０においては、その一定時間のデータによって試験信号
の送出タイミングおよびＩＣ出力電圧の取込タイミング
を補正する方法は、特にＩＣＩのピン数が多い場合には
ＩＣ接続用基ｖｉ、８１の製造が煩雑かつ困難になる不
都合がある。
また、伝送線Ｌ１〜ＬＮの長さ、すなわちＩＣＩのビン
Ｐ１〜ＰＮについてのＩＣ接続用基板８１における遅延
時間Ｔ１〜ＴＮを測定して、その測定データを試験装置
本体ＩＣ内に設けたメモリに格納し、試験装置本体１０
においては、そのメモリから読み出したデータによって
上記のタイミング補正を行わせる方法は、試験装置本体
１０の同しものにＩＣ接続用基板８１の別のものを接続
して使用することがあるため、ＩＣ接続用基板８１には
その番号を付し、試験装置本体１０内のメモリにはＩＣ
接続用基板８１のそれぞれの番号のものにおける遅延時
間ＴＩ−ＴＮの測定データを格納する必要があり、ＩＣ
接続用基板８１に対して重複しないように番号を付さな
ければならないなど、ＩＣ接続用基板８１の管理が面倒
になるとともに、試験装置本体１０内のメモリとして大
容量のものが必要になる。しかも、試験装置本体１０に
は、これに接続されたＩＣ接続用基板８１の番号を読み
取る特殊な手段を設けなければならないとともに、ＩＣ
接続用基板８１の同じものを試験装置本体ＩＯの別のも
のに接続して使用することもあるので、それぞれの番号
のＩＣ接続用基板における遅延時間Ｔ１〜ＴＮの測定デ
ータをすべての試験装置本体のメモリに格納しなければ
ならない。
Ｐ１〜ＰＮについてのＩＣ接続用基板８１における遅延
時間Ｔ１〜ＴＮを測定して、その測定データを試験装置
本体ＩＣ内に設けたメモリに格納し、試験装置本体１０
においては、そのメモリから読み出したデータによって
上記のタイミング補正を行わせる方法は、試験装置本体
１０の同しものにＩＣ接続用基板８１の別のものを接続
して使用することがあるため、ＩＣ接続用基板８１には
その番号を付し、試験装置本体１０内のメモリにはＩＣ
接続用基板８１のそれぞれの番号のものにおける遅延時
間ＴＩ−ＴＮの測定データを格納する必要があり、ＩＣ
接続用基板８１に対して重複しないように番号を付さな
ければならないなど、ＩＣ接続用基板８１の管理が面倒
になるとともに、試験装置本体１０内のメモリとして大
容量のものが必要になる。しかも、試験装置本体１０に
は、これに接続されたＩＣ接続用基板８１の番号を読み
取る特殊な手段を設けなければならないとともに、ＩＣ
接続用基板８１の同じものを試験装置本体ＩＯの別のも
のに接続して使用することもあるので、それぞれの番号
のＩＣ接続用基板における遅延時間Ｔ１〜ＴＮの測定デ
ータをすべての試験装置本体のメモリに格納しなければ
ならない。
そこで、この発明は、ＩＣ試験装置の特にＩＣの各端子
についてのＩＣ接続用基板における遅延時間に応じて試
験信号の送出タイミングおよびＩＣ出力電圧の取込タイ
ミングを補正する装置において、ＩＣ接続用基板の製造
および管理が簡単かつ容易になり、試験装置本体やＩＣ
接続用基板に大容量のメモリを必要とせず、試験装置本
体にＩＣ接続用基板の番号を読み取る特殊な手段を設け
る必要がないなど、上記の不都合が生じないようにした
ものである。
についてのＩＣ接続用基板における遅延時間に応じて試
験信号の送出タイミングおよびＩＣ出力電圧の取込タイ
ミングを補正する装置において、ＩＣ接続用基板の製造
および管理が簡単かつ容易になり、試験装置本体やＩＣ
接続用基板に大容量のメモリを必要とせず、試験装置本
体にＩＣ接続用基板の番号を読み取る特殊な手段を設け
る必要がないなど、上記の不都合が生じないようにした
ものである。
「課題を解決するための手段」
請求項１の発明においては、ＩＣ接続用基板に、ＩＣの
各端子についてのそのＩＣ接続用基板における遅延時間
のデータが格納される、または格納された不揮発性のメ
モリを取り付け、試験装置本体は、このメモリから読み
出したデータによって試験信号の送出タイミングおよび
ＩＣ出力電圧の取込タイミングを補正する構成にする。
各端子についてのそのＩＣ接続用基板における遅延時間
のデータが格納される、または格納された不揮発性のメ
モリを取り付け、試験装置本体は、このメモリから読み
出したデータによって試験信号の送出タイミングおよび
ＩＣ出力電圧の取込タイミングを補正する構成にする。
請求項２の発明においては、ＩＣ接続用基板に、ＩＣの
各端子についてのそのＩＣ接続用基板における遅延時間
のデータが格納される、または格納された不揮発性のメ
モリと、このメモリがアクセスされたことを示すフラグ
が書き込まれる、そのＩＣ接続用基板への電源の投入ま
たは遮断によってリセットされるフラグレジスタとを取
り付け、試験装置本体に、上記メモリから読み出したデ
ータが格納されるファイルレジスタと、上記フラグレジ
スタの内容を読み取って、上記フラグレジスタがリセッ
トされているときには、上記フラグレジスタをセットす
るとともに、上記メモリから上記ファイルレジスタにデ
ータを格納する読出書込制御回路とを設け、試験装置本
体は、上記ファイルレジスタからのデータによって試験
信号の送出タイミングおよびＩＣ出力電圧の取込タイミ
ングを補正する構成にする。
各端子についてのそのＩＣ接続用基板における遅延時間
のデータが格納される、または格納された不揮発性のメ
モリと、このメモリがアクセスされたことを示すフラグ
が書き込まれる、そのＩＣ接続用基板への電源の投入ま
たは遮断によってリセットされるフラグレジスタとを取
り付け、試験装置本体に、上記メモリから読み出したデ
ータが格納されるファイルレジスタと、上記フラグレジ
スタの内容を読み取って、上記フラグレジスタがリセッ
トされているときには、上記フラグレジスタをセットす
るとともに、上記メモリから上記ファイルレジスタにデ
ータを格納する読出書込制御回路とを設け、試験装置本
体は、上記ファイルレジスタからのデータによって試験
信号の送出タイミングおよびＩＣ出力電圧の取込タイミ
ングを補正する構成にする。
「作 用」
上記のように構成された請求項１の発明のＩＣ試験装置
においては、ＩＣの各端子についてのＩＣ接続用基板上
の伝送線の長さを均一にする必要がないので、ＩＣの端
子数が多い場合でもＩＣ接続用基板の製造が容易になり
、同じ試験装置本体に別のＩＣ接続用基板を接続して使
用することがあってもＩＣ接続用基板に番号を付す必要
がないので、ＩＣ接続用基板の管理が簡単になるととも
に、試験装置本体にＩＣ接続用基板の番号を読み取る特
殊な手段を設ける必要がない。また、ＩＣ接続用基板上
のメモリにはＩＣの各端子についてのそのＩＣ接続用基
板における遅延時間のデータのみが格納されればよいの
で、大容量のメモリを必要としないとともに、同じＩＣ
接続用基板を別の試験装置本体に接続して使用すること
があっても、同一のデータを複数のメモリに格納する必
要がない。
においては、ＩＣの各端子についてのＩＣ接続用基板上
の伝送線の長さを均一にする必要がないので、ＩＣの端
子数が多い場合でもＩＣ接続用基板の製造が容易になり
、同じ試験装置本体に別のＩＣ接続用基板を接続して使
用することがあってもＩＣ接続用基板に番号を付す必要
がないので、ＩＣ接続用基板の管理が簡単になるととも
に、試験装置本体にＩＣ接続用基板の番号を読み取る特
殊な手段を設ける必要がない。また、ＩＣ接続用基板上
のメモリにはＩＣの各端子についてのそのＩＣ接続用基
板における遅延時間のデータのみが格納されればよいの
で、大容量のメモリを必要としないとともに、同じＩＣ
接続用基板を別の試験装置本体に接続して使用すること
があっても、同一のデータを複数のメモリに格納する必
要がない。
請求項２の発明のＩＣ試験装置においても同様の作用を
生じるとともに、特に請求項２の発明のＩＣ試験装置に
おいては、試験にあたってＩＣ接続用基板が試験装置本
体に接続されて試験装置本体の読出書込制御回路によっ
てＩＣ接続用基板上のフラグレジスタがセットされると
ともに、ＩＣ接続用基板上のメモリから試験装置本体の
ファイルレジスタにデータが格納されたのちに、そのＩ
Ｃ接続用基板がその試験装置本体から切り離されないか
ぎり、試験中においては、そのＩＣ接続用基板上のフラ
グレジスタはセット状態を保持し、その試験装置本体の
読出書込制御回路はそのフラグレジスタの内容を読み取
って、そのフラグレジスタがセットされていることを確
認するだけで、そのＩＣ接続用基板上のメモリからデー
タを読み出さず、すでにその試験装置本体のファイルレ
ジスタに格納されているデータによって試験信号の送出
タイミングおよびＩＣ出力電圧の取込タイミングが補正
されるので、その補正はきわめて短時間でなされる。し
かも、そのＩＣ接続用基板を一度その試験装置本体から
切り離して再度その試験装置本体に接続したときや、そ
のＩＣ接続用基板をその試験装置本体から切り離して別
の試験装置本体に接続したときには、そのＩＣ接続用基
板への電源が一度遮断されてから再び投入されることに
よって、そのＩＣ接続用基板上のフラグレジスタはリセ
・ントされるので、そのＩＣ接続用基板上のメモリから
同じ試験装置本体または別の試験装置本体のファイルレ
ジスタに確実にデータが格納される。
生じるとともに、特に請求項２の発明のＩＣ試験装置に
おいては、試験にあたってＩＣ接続用基板が試験装置本
体に接続されて試験装置本体の読出書込制御回路によっ
てＩＣ接続用基板上のフラグレジスタがセットされると
ともに、ＩＣ接続用基板上のメモリから試験装置本体の
ファイルレジスタにデータが格納されたのちに、そのＩ
Ｃ接続用基板がその試験装置本体から切り離されないか
ぎり、試験中においては、そのＩＣ接続用基板上のフラ
グレジスタはセット状態を保持し、その試験装置本体の
読出書込制御回路はそのフラグレジスタの内容を読み取
って、そのフラグレジスタがセットされていることを確
認するだけで、そのＩＣ接続用基板上のメモリからデー
タを読み出さず、すでにその試験装置本体のファイルレ
ジスタに格納されているデータによって試験信号の送出
タイミングおよびＩＣ出力電圧の取込タイミングが補正
されるので、その補正はきわめて短時間でなされる。し
かも、そのＩＣ接続用基板を一度その試験装置本体から
切り離して再度その試験装置本体に接続したときや、そ
のＩＣ接続用基板をその試験装置本体から切り離して別
の試験装置本体に接続したときには、そのＩＣ接続用基
板への電源が一度遮断されてから再び投入されることに
よって、そのＩＣ接続用基板上のフラグレジスタはリセ
・ントされるので、そのＩＣ接続用基板上のメモリから
同じ試験装置本体または別の試験装置本体のファイルレ
ジスタに確実にデータが格納される。
［実施例Ｊ
第１図および第２図は、この発明のＩＣ試験装置の一例
で、請求項２の発明の例である。
で、請求項２の発明の例である。
ＩＣ試験装置は、試験装置本体ｌＯとＩＣ接続用基板８
１を備え、試験装置本体１０は、タイミング発生器１１
、送出側スキュー補正回路２１〜２Ｎ、信号形成回路３
１〜３Ｎ、ドライバＤ１〜ＤＮ、入出力用リレースイッ
チ５ｌｌ−３ＩＮ、コンパレータＣ１〜ＣＮ、取込側ス
キュー補正回路４１〜４Ｎ、論理比較回路５１〜５Ｎ、
基準信号形成回路６１、基準信号用ドライバＲＤＩ−Ｒ
ＤＮ、基準信号割込用リレースイッチ５２１−５２Ｎ、
制御部６２、スキュー補正データレジスタ６６Ａ、６６
Ｂ、ファイルレジスタ６７、データ加算回路６８Ａ、６
８Ｂおよび読出書込制御回路６９を有する。スキュー補
正データレジスタ６６Ａ、６６Ｂ、ファイルレジスタ６
７およびデータ加算回路６８Ａ、６８Ｂは、それぞれＮ
ワード構成である。
１を備え、試験装置本体１０は、タイミング発生器１１
、送出側スキュー補正回路２１〜２Ｎ、信号形成回路３
１〜３Ｎ、ドライバＤ１〜ＤＮ、入出力用リレースイッ
チ５ｌｌ−３ＩＮ、コンパレータＣ１〜ＣＮ、取込側ス
キュー補正回路４１〜４Ｎ、論理比較回路５１〜５Ｎ、
基準信号形成回路６１、基準信号用ドライバＲＤＩ−Ｒ
ＤＮ、基準信号割込用リレースイッチ５２１−５２Ｎ、
制御部６２、スキュー補正データレジスタ６６Ａ、６６
Ｂ、ファイルレジスタ６７、データ加算回路６８Ａ、６
８Ｂおよび読出書込制御回路６９を有する。スキュー補
正データレジスタ６６Ａ、６６Ｂ、ファイルレジスタ６
７およびデータ加算回路６８Ａ、６８Ｂは、それぞれＮ
ワード構成である。
ＩＣ接続用基板８Ｉには、ＩＣソケット８２が取り付け
られるとともに、ＩＣソケット８２の接触子とＩＣ接続
用基板８１の試験装置本体ＩＯへの接続点とを結んで伝
送線Ｌ１〜ＬＮが設けられるが、伝送線Ｌ１〜ＬＮの長
さは特に均一にされず、ＩＣＩのピンＰＬ−ＰＮについ
てのＩＣ接続用基板８１における遅延時間Ｔ１〜ＴＮは
特に−定にされない。
られるとともに、ＩＣソケット８２の接触子とＩＣ接続
用基板８１の試験装置本体ＩＯへの接続点とを結んで伝
送線Ｌ１〜ＬＮが設けられるが、伝送線Ｌ１〜ＬＮの長
さは特に均一にされず、ＩＣＩのピンＰＬ−ＰＮについ
てのＩＣ接続用基板８１における遅延時間Ｔ１〜ＴＮは
特に−定にされない。
そして、ＩＣ接続用基板８１にメモリ８３とフラグレジ
スタ８４が取り付けられる。メモリ８３は不揮発性のＮ
ワード構成のもので、具体的にはＥＦＲＯＭが用いられ
、これにあらかじめＩＣＩのピンＰ１〜ＰＮについての
ＩＣ接続用基板８１における遅延時間Ｔ１〜ＴＮのデー
タが格納される。フラグレジスタ８４は１ビツト構成で
、これには後述するようにメモリ８３がアクセスされた
ことを示すフラグが書き込まれる。ＩＣ接続用基板８１
には、これが試験装置本体１０に接続されたときに試験
装置本体ＩＯから電源が与えられるが、フラグレジスタ
８４は、ＩＣ接続用基板８１が試験装置本体１０に接続
されてＩＣ接続用基板８１に電源が投入されたとき、ま
たはＩＣ接続用基板８１が試験装置本体１０から切り離
されてＩＣ接続用基板８１の電源が遮断されたときには
リセットされて、その内容が０にされる。
スタ８４が取り付けられる。メモリ８３は不揮発性のＮ
ワード構成のもので、具体的にはＥＦＲＯＭが用いられ
、これにあらかじめＩＣＩのピンＰ１〜ＰＮについての
ＩＣ接続用基板８１における遅延時間Ｔ１〜ＴＮのデー
タが格納される。フラグレジスタ８４は１ビツト構成で
、これには後述するようにメモリ８３がアクセスされた
ことを示すフラグが書き込まれる。ＩＣ接続用基板８１
には、これが試験装置本体１０に接続されたときに試験
装置本体ＩＯから電源が与えられるが、フラグレジスタ
８４は、ＩＣ接続用基板８１が試験装置本体１０に接続
されてＩＣ接続用基板８１に電源が投入されたとき、ま
たはＩＣ接続用基板８１が試験装置本体１０から切り離
されてＩＣ接続用基板８１の電源が遮断されたときには
リセットされて、その内容が０にされる。
第３図は、上記の遅延時間Ｔ１〜ＴＮを測定して、その
測定データをＩＣ接続用基板８１上のメモリ８３に格納
する方法の一例を示し、ＩＣソケット８２にＩＣを装着
しない状態で、一端がループ発振式遅延時間測定器１０
１に接続されたケーブル１０２の他端をＩＣ接続用基板
８１上の伝送線Ｌ１〜ＬＮのＩＣソケット８２に接続さ
れた側とは反対側の一端に、同しく一端がループ発振式
遅延時間測定器１０１に接続されたケーブル１０３の他
端を伝送！ＩＬ、１〜ＬＮの他端に接続されたＩＣソケ
ント８２の接触子に、それぞれ順次接続して、ケーブル
１０２および１０３によりループ発振式遅延時間測定器
１０１に対して伝送線Ｌ１〜ＬＮを含むループを順次形
成することによって、ループ発振式遅延時間測定器１０
１において伝送線Ｌｌ−ＬＮにおける遅延時間Ｔ１〜Ｔ
Ｎを順次測定してディジタルデータの形式で得、その測
定データをＲＯＭライタのような書込装置１０４によっ
てＩＣ接続用基板８１上のメモリ８３に書き込む。
測定データをＩＣ接続用基板８１上のメモリ８３に格納
する方法の一例を示し、ＩＣソケット８２にＩＣを装着
しない状態で、一端がループ発振式遅延時間測定器１０
１に接続されたケーブル１０２の他端をＩＣ接続用基板
８１上の伝送線Ｌ１〜ＬＮのＩＣソケット８２に接続さ
れた側とは反対側の一端に、同しく一端がループ発振式
遅延時間測定器１０１に接続されたケーブル１０３の他
端を伝送！ＩＬ、１〜ＬＮの他端に接続されたＩＣソケ
ント８２の接触子に、それぞれ順次接続して、ケーブル
１０２および１０３によりループ発振式遅延時間測定器
１０１に対して伝送線Ｌ１〜ＬＮを含むループを順次形
成することによって、ループ発振式遅延時間測定器１０
１において伝送線Ｌｌ−ＬＮにおける遅延時間Ｔ１〜Ｔ
Ｎを順次測定してディジタルデータの形式で得、その測
定データをＲＯＭライタのような書込装置１０４によっ
てＩＣ接続用基板８１上のメモリ８３に書き込む。
試験装置本体１０とＩＣ接続用基板８１は、方に設けら
れたピン電極と他方に設けられた面電極が押し付けられ
、または両者に設けられたコネクタが嵌合させられるな
どによって、接続される。
れたピン電極と他方に設けられた面電極が押し付けられ
、または両者に設けられたコネクタが嵌合させられるな
どによって、接続される。
上記のＩＣ試験装置においては、試験前に以下の手順に
よって、スキュー補正データレジスタ６６Ａ、６６Ｂに
スキュー補正データが格納され、ファイルレジスタ６７
にＩＣＩのピンＰ１〜ＰＮについての［Ｃ接続用基板８
１における遅延時間ＴＩ−ＴＮのデータが格納され、送
出側スキュー補正回路２１〜２Ｎおよび取込側スキュー
補正回路４１〜４Ｎにおける遅延時間が設定される。
よって、スキュー補正データレジスタ６６Ａ、６６Ｂに
スキュー補正データが格納され、ファイルレジスタ６７
にＩＣＩのピンＰ１〜ＰＮについての［Ｃ接続用基板８
１における遅延時間ＴＩ−ＴＮのデータが格納され、送
出側スキュー補正回路２１〜２Ｎおよび取込側スキュー
補正回路４１〜４Ｎにおける遅延時間が設定される。
すなわち、最初に、入出力用リレースイッチ３１１〜Ｓ
ＩＮがオフにされ、基準信号割込用リレースイッチ５２
１〜３２Ｎがオンにされたのちに、タイミング発生器１
１からのタイミング信号によって基準信号形成回路６１
から例えば高レベルの試験信号に相当する基準信号が得
られ、その基準信号がそれぞれ基準信号用ドライバＲＤ
１〜ＲＤＮにおいてＥＣＬレベルやＴＴＬレヘレベどの
信号電圧に変換され、それぞれの信号電圧がリレースイ
ッチ３２１〜３２Ｎを通じてコンパレータＣ１〜ＣＮに
供給されて、それぞれタイミング発生器１１から取込側
スキュー補正回路４１〜４Ｎを通じて得られるストロー
ブ信号によって基準電圧と比較され、そのコンパレータ
Ｃ１〜ＣＨの出力信号が論理比較回路５１〜５Ｎに供給
されて、それぞれ論理比較回路５１〜５Ｎに与えられる
所定の期待値パターンと論理比較され、その論理比較回
路５１〜５Ｎの出力によって、制御部６２からスキュー
補正データレジスタ６６Ｂに、取込側スキュー補正回路
４１〜４Ｎに対するスキュー補正データとして、そのス
キュー補正データがそのままデータ加算回路６８Ｂの出
力データとして取込側スキュー補正回路４１〜４Ｎに供
給されることによって取込側スキュー補正回路４１〜４
Ｎにおける遅延時間が設定されたときに取込側スキュー
補正回路４１〜４Ｎの出力のストローブ信号のタイミン
グが基準信号用ドライバＲＤＩ−ＲＤＮに供給される基
準信号のタイミングに合致するようなスキュー補正デー
タが格納される。
ＩＮがオフにされ、基準信号割込用リレースイッチ５２
１〜３２Ｎがオンにされたのちに、タイミング発生器１
１からのタイミング信号によって基準信号形成回路６１
から例えば高レベルの試験信号に相当する基準信号が得
られ、その基準信号がそれぞれ基準信号用ドライバＲＤ
１〜ＲＤＮにおいてＥＣＬレベルやＴＴＬレヘレベどの
信号電圧に変換され、それぞれの信号電圧がリレースイ
ッチ３２１〜３２Ｎを通じてコンパレータＣ１〜ＣＮに
供給されて、それぞれタイミング発生器１１から取込側
スキュー補正回路４１〜４Ｎを通じて得られるストロー
ブ信号によって基準電圧と比較され、そのコンパレータ
Ｃ１〜ＣＨの出力信号が論理比較回路５１〜５Ｎに供給
されて、それぞれ論理比較回路５１〜５Ｎに与えられる
所定の期待値パターンと論理比較され、その論理比較回
路５１〜５Ｎの出力によって、制御部６２からスキュー
補正データレジスタ６６Ｂに、取込側スキュー補正回路
４１〜４Ｎに対するスキュー補正データとして、そのス
キュー補正データがそのままデータ加算回路６８Ｂの出
力データとして取込側スキュー補正回路４１〜４Ｎに供
給されることによって取込側スキュー補正回路４１〜４
Ｎにおける遅延時間が設定されたときに取込側スキュー
補正回路４１〜４Ｎの出力のストローブ信号のタイミン
グが基準信号用ドライバＲＤＩ−ＲＤＮに供給される基
準信号のタイミングに合致するようなスキュー補正デー
タが格納される。
次に、基準信号割込用リレースイッチ３２１〜３２Ｎが
オフにされたのちに、それぞれタイミング発生器１１か
ら送出側スキュー補正回路２１〜２Ｎを通して得られる
タイミング信号によって信号形成回路３１〜３Ｎから、
これに与えられる所定の印加パターンにより例えば高レ
ベルの試験信号に相当する駆動信号が得られ、それぞれ
の駆動信号がドライバＤ １−ＤＮにおいて所定レベル
の信号電圧に変換されて、コンパレータＣ１−ＣＮにお
いてタイミング発生器１１から取込側スキュー補正回路
４１〜４Ｎを通じて得られるストローブ信号によって基
準電圧と比較され、そのコンパレータＣ１〜ＣＮの出力
信号が論理比較回路５１〜５Ｎに供給されて、それぞれ
論理比較回路５１〜５Ｎに与えられる所定の期待値パタ
ーンと論理比較され、その論理比較回路５１〜５Ｎの出
力によって、制御部６２からスキュー補正データレジス
タ６６Ａに、送出側スキュー補正回路２１〜２Ｎに対す
るスキュー補正データとして、そのスキュー補正データ
がそのままデータ加算回路６８Ａの出力データとして送
出側スキュー補正回路２１〜２Ｎに供給されることによ
って送出側スキュー補正回路２１〜２Ｎにおける遅延時
間が設定されたときに信号形成回路３１〜３Ｎの出力の
駆動信号のタイミングが取込側スキュー補正回路４１〜
４Ｎの出力のストローブ信号のタイミングに合致するよ
うなスキュー補正データが格納される。
オフにされたのちに、それぞれタイミング発生器１１か
ら送出側スキュー補正回路２１〜２Ｎを通して得られる
タイミング信号によって信号形成回路３１〜３Ｎから、
これに与えられる所定の印加パターンにより例えば高レ
ベルの試験信号に相当する駆動信号が得られ、それぞれ
の駆動信号がドライバＤ １−ＤＮにおいて所定レベル
の信号電圧に変換されて、コンパレータＣ１−ＣＮにお
いてタイミング発生器１１から取込側スキュー補正回路
４１〜４Ｎを通じて得られるストローブ信号によって基
準電圧と比較され、そのコンパレータＣ１〜ＣＮの出力
信号が論理比較回路５１〜５Ｎに供給されて、それぞれ
論理比較回路５１〜５Ｎに与えられる所定の期待値パタ
ーンと論理比較され、その論理比較回路５１〜５Ｎの出
力によって、制御部６２からスキュー補正データレジス
タ６６Ａに、送出側スキュー補正回路２１〜２Ｎに対す
るスキュー補正データとして、そのスキュー補正データ
がそのままデータ加算回路６８Ａの出力データとして送
出側スキュー補正回路２１〜２Ｎに供給されることによ
って送出側スキュー補正回路２１〜２Ｎにおける遅延時
間が設定されたときに信号形成回路３１〜３Ｎの出力の
駆動信号のタイミングが取込側スキュー補正回路４１〜
４Ｎの出力のストローブ信号のタイミングに合致するよ
うなスキュー補正データが格納される。
最後に、以下のようにして、ファイルレジスタ６７ ニ
Ｉ ＣＩ （７）ビア Ｐ １−Ｐ Ｎニラいテ（Ｄ
Ｅ Ｃ接続用基板８１における遅延時間ＴＩ−ＴＨのデ
ータが格納され、そのファイルレジスタ６７からのデー
タによって遅延時間Ｔ１〜ＴＮの分だけ送出側スキュー
補正回路２１〜２Ｎおよび取込側スキュー補正回路４１
〜４Ｎにおける遅延時間が補正される。すなわち、ＩＣ
接続用基板８１が試験装置本体１０に接続された時には
、以前に試験装置本体１０もしくは別の試験装置本体か
ら切り離されてＩＣ接続用基板８１の電源が遮断された
ことによって、またはその接続された時にＩＣ接続用基
板８１に電源が投入されることによって、ＩＣ接続用基
板８１上のフラグレジスタ８４はリセットされているが
、またはリセットされるが、試験装置本体１０の読出書
込制御回路６９は、制御部６２によって制御されて、上
記のようにスキュー補正データレジスタ６６Ａ、６６Ｂ
にスキュー補正データが格納されたのちに、フラグレジ
スタ８４の内容を読み取って、それがＯであることを、
すなわちフラグレジスタ８４がリセ・ントされていてフ
ラグレジスタ８４にフラグが書き込まれていないことを
確認した上で、まずフラグレジスタ８４をセットし、す
なわちフラグレジスタ８４にフラグを書き込み、次いで
ＩＣ接続用基板８１上のメモリ８３からＩＣ１のビンＰ
Ｌ−ＰＮについてのＩＣ接続用基板８１における遅延時
間Ｔ１〜ＴＮのデータを読み出し、そのデータをファイ
ルレジスタ６７に格納する。このように遅延時間Ｔｌ〜
ＴＮのデータがファイルレジスタ６７に格納されること
によって、送出側スキュー補正回路２１〜２Ｎに供給さ
れるデータ加算回路６８Ａの出力データおよび取込側ス
キュー補正回路４１〜４Ｎに供給されるデータ加算回路
６８Ｂの出力データは、それぞれスキュー補正データレ
ジスタ６６Ａ。
Ｉ ＣＩ （７）ビア Ｐ １−Ｐ Ｎニラいテ（Ｄ
Ｅ Ｃ接続用基板８１における遅延時間ＴＩ−ＴＨのデ
ータが格納され、そのファイルレジスタ６７からのデー
タによって遅延時間Ｔ１〜ＴＮの分だけ送出側スキュー
補正回路２１〜２Ｎおよび取込側スキュー補正回路４１
〜４Ｎにおける遅延時間が補正される。すなわち、ＩＣ
接続用基板８１が試験装置本体１０に接続された時には
、以前に試験装置本体１０もしくは別の試験装置本体か
ら切り離されてＩＣ接続用基板８１の電源が遮断された
ことによって、またはその接続された時にＩＣ接続用基
板８１に電源が投入されることによって、ＩＣ接続用基
板８１上のフラグレジスタ８４はリセットされているが
、またはリセットされるが、試験装置本体１０の読出書
込制御回路６９は、制御部６２によって制御されて、上
記のようにスキュー補正データレジスタ６６Ａ、６６Ｂ
にスキュー補正データが格納されたのちに、フラグレジ
スタ８４の内容を読み取って、それがＯであることを、
すなわちフラグレジスタ８４がリセ・ントされていてフ
ラグレジスタ８４にフラグが書き込まれていないことを
確認した上で、まずフラグレジスタ８４をセットし、す
なわちフラグレジスタ８４にフラグを書き込み、次いで
ＩＣ接続用基板８１上のメモリ８３からＩＣ１のビンＰ
Ｌ−ＰＮについてのＩＣ接続用基板８１における遅延時
間Ｔ１〜ＴＮのデータを読み出し、そのデータをファイ
ルレジスタ６７に格納する。このように遅延時間Ｔｌ〜
ＴＮのデータがファイルレジスタ６７に格納されること
によって、送出側スキュー補正回路２１〜２Ｎに供給さ
れるデータ加算回路６８Ａの出力データおよび取込側ス
キュー補正回路４１〜４Ｎに供給されるデータ加算回路
６８Ｂの出力データは、それぞれスキュー補正データレ
ジスタ６６Ａ。
６６Ｂからのスキュー補正データに対してファイルレジ
スタ６７からのデータが加算されたものに修正され、遅
延時間Ｔ１〜ＴＮの分だけ送出側スキュー補正回路２１
〜２Ｎおよび取込側スキュー補正回路４１〜４Ｎにおけ
る遅延時間が補正される。
スタ６７からのデータが加算されたものに修正され、遅
延時間Ｔ１〜ＴＮの分だけ送出側スキュー補正回路２１
〜２Ｎおよび取込側スキュー補正回路４１〜４Ｎにおけ
る遅延時間が補正される。
このように送出側スキュー補正回路２１〜２Ｎおよび取
込側スキュー補正回路４１〜４Ｎにおける遅延時間が補
正された状態で、ＩＣ接続用基板８１上のＩＣソケット
８２にＩＣＩを装着してＩＣ１の試験を行う。
込側スキュー補正回路４１〜４Ｎにおける遅延時間が補
正された状態で、ＩＣ接続用基板８１上のＩＣソケット
８２にＩＣＩを装着してＩＣ１の試験を行う。
試験中においては、上記のようにフラグレジスタ８４が
セットされたのちにＩＣ接続用基板８１が試験装置本体
１０から切り離されないかぎり、フラグレジスタ８４は
セット状態を保持し、読出書込制御回路６９はフラグレ
ジスタ８４の内容を読み取ってフラグレジスタ８４がセ
ットされていることを確認するだけでメモリ８３からデ
ータを読み出さず、すでにファイルレジスタ６７に格納
されているデータによって上記のように遅延時間Ｔ１〜
ＴＮの分だけ送出側スキュー補正回路２１〜２Ｎおよび
取込側スキュー補正回路４１〜４Ｎにおける遅延時間が
補正される。したがって、その補正、すなわち遅延時間
ＴＩ−ＴＮに応した試験信号の送出タイミングおよびＩ
Ｃ出力電圧の取込タイミングの補正は、きわめて短時間
でなされる。
セットされたのちにＩＣ接続用基板８１が試験装置本体
１０から切り離されないかぎり、フラグレジスタ８４は
セット状態を保持し、読出書込制御回路６９はフラグレ
ジスタ８４の内容を読み取ってフラグレジスタ８４がセ
ットされていることを確認するだけでメモリ８３からデ
ータを読み出さず、すでにファイルレジスタ６７に格納
されているデータによって上記のように遅延時間Ｔ１〜
ＴＮの分だけ送出側スキュー補正回路２１〜２Ｎおよび
取込側スキュー補正回路４１〜４Ｎにおける遅延時間が
補正される。したがって、その補正、すなわち遅延時間
ＴＩ−ＴＮに応した試験信号の送出タイミングおよびＩ
Ｃ出力電圧の取込タイミングの補正は、きわめて短時間
でなされる。
ＩＣＩの試験においては、試験装置本体１０の入出力用
リレースイッチＳｌｌ〜ＳＩＮがオンにされた状態にお
いて、それぞれタイミング発生器１１から送出側スキュ
ー補正回路２１〜２Ｎを通じて得られるタイミング信号
によって信号形成回路３１〜３Ｎから、これに与えられ
る印加パターンに応じた論理レベルの試験信号が得られ
、それぞれの試験信号がドライバＤ１〜ＤＮにおいて所
定レベルの信号電圧に変換されて、試験装置本体１００
入出力端子Ｘ１〜ＸＮからＩＣ接続用基板８１の伝送線
Ｌ１〜ＬＮを通じてＩＣＩのビンＰ１〜ＰＮに供給され
るとともに、これによってＩＣ１のビンＰ１〜ＰＮに得
られたＩＣ出力電圧が、それぞれＩＣ接続用基板８１の
伝送線Ｌ１〜ＬＮを通じて試験装置本体１０の入出力端
子ＸＩ−ＸＮからコンパレータＣ１−ＣＮに供給されて
、それぞれタイミング発生器１１から取込側スキュー補
正回路４１〜４Ｎを通じて得られるストローブ信号によ
って基準電圧と比較され、そのコンパレータＣ１〜ＣＮ
の出力信号が論理比較回路５１〜５Ｎに供給されて、そ
れぞれ論理比較回路５１〜５Ｎに与えられる期待値パタ
ーンと論理比較され、論理比較回路５１〜５Ｎの出力に
よってＩＣ１の良否が判定される。
リレースイッチＳｌｌ〜ＳＩＮがオンにされた状態にお
いて、それぞれタイミング発生器１１から送出側スキュ
ー補正回路２１〜２Ｎを通じて得られるタイミング信号
によって信号形成回路３１〜３Ｎから、これに与えられ
る印加パターンに応じた論理レベルの試験信号が得られ
、それぞれの試験信号がドライバＤ１〜ＤＮにおいて所
定レベルの信号電圧に変換されて、試験装置本体１００
入出力端子Ｘ１〜ＸＮからＩＣ接続用基板８１の伝送線
Ｌ１〜ＬＮを通じてＩＣＩのビンＰ１〜ＰＮに供給され
るとともに、これによってＩＣ１のビンＰ１〜ＰＮに得
られたＩＣ出力電圧が、それぞれＩＣ接続用基板８１の
伝送線Ｌ１〜ＬＮを通じて試験装置本体１０の入出力端
子ＸＩ−ＸＮからコンパレータＣ１−ＣＮに供給されて
、それぞれタイミング発生器１１から取込側スキュー補
正回路４１〜４Ｎを通じて得られるストローブ信号によ
って基準電圧と比較され、そのコンパレータＣ１〜ＣＮ
の出力信号が論理比較回路５１〜５Ｎに供給されて、そ
れぞれ論理比較回路５１〜５Ｎに与えられる期待値パタ
ーンと論理比較され、論理比較回路５１〜５Ｎの出力に
よってＩＣ１の良否が判定される。
送出側スキュー補正回路２１〜２Ｎは、信号形成回路３
１〜３Ｎへのタイミング信号の通路ではなく、ドライバ
ＤＩ〜ＤＮへの試験信号の通路に設けられてもよい。ま
た、タイミング発生器１１からのストローブ信号がコン
パレータＣ１〜ＣＮではなく論理比較回路５１〜５Ｎに
供給され、その論理比較回路５１〜５Ｎへのストローブ
信号の通路または論理比較回路５１〜５Ｎへのコンパレ
ータＣ１−ＣＮの出力信号の通路に取込側スキュー補正
回路４１〜４Ｎが設けられてもよい。
１〜３Ｎへのタイミング信号の通路ではなく、ドライバ
ＤＩ〜ＤＮへの試験信号の通路に設けられてもよい。ま
た、タイミング発生器１１からのストローブ信号がコン
パレータＣ１〜ＣＮではなく論理比較回路５１〜５Ｎに
供給され、その論理比較回路５１〜５Ｎへのストローブ
信号の通路または論理比較回路５１〜５Ｎへのコンパレ
ータＣ１−ＣＮの出力信号の通路に取込側スキュー補正
回路４１〜４Ｎが設けられてもよい。
第４図に示すように、上記の伝送線Ｌ１〜ＬＮによって
ＩＣ接続用基板８１にソケットボードと称される別のＩ
Ｃ接続用基板８５が接続され、そのＩＣ接続用基板８５
にＩＣソケット８２が取り付けられてもよい。
ＩＣ接続用基板８１にソケットボードと称される別のＩ
Ｃ接続用基板８５が接続され、そのＩＣ接続用基板８５
にＩＣソケット８２が取り付けられてもよい。
この発明は、第５図および第６図に示すように、いまだ
半導体ウェハー２から切り出されていない、いまだビン
が取り付けられていないＩＣ３を試験するものにも、適
用することができる。
半導体ウェハー２から切り出されていない、いまだビン
が取り付けられていないＩＣ３を試験するものにも、適
用することができる。
この場合には、上記のＩＣ接続用基板８１にプローブカ
ードと称される別のＩＣ接続用基板９１が接続される。
ードと称される別のＩＣ接続用基板９１が接続される。
ＩＣ接続用基板９１は、中央部に孔９２が形成され、−
面側にそれぞれ一端部が孔９２を通じて他面側に突出す
るように接触用リードＲ１〜ＲＮが取り付けられたもの
で、例えば−面側に環状のコネクタ９３が取り付けられ
、これに接触用リードＲ１〜ＲＮが接続される。この場
合、ＩＣ接続用基板８１には上記の伝送線Ｌ１〜ＬＮを
構成するケーブル８６によって環状のコネクタ８７が接
続され、そのコネクタ８７とコネクタ９３が嵌合させら
れることによってＩＣ接続用基板９１がＩＣ接続用基板
８１に接続される。そして、接触用リードＲ１−ＲＮが
半導体ウェハー２上に形成されたＩＣ３の各端子に接触
させられることによって、ＩＣ３の各端子が接触用リー
ドＲ１−ＲＮおよびＩＣ接続用基板８１のケーブル８６
によって構成された伝送線ＬＬ−ＬＮを介して試験装置
本体１０に接続される。
面側にそれぞれ一端部が孔９２を通じて他面側に突出す
るように接触用リードＲ１〜ＲＮが取り付けられたもの
で、例えば−面側に環状のコネクタ９３が取り付けられ
、これに接触用リードＲ１〜ＲＮが接続される。この場
合、ＩＣ接続用基板８１には上記の伝送線Ｌ１〜ＬＮを
構成するケーブル８６によって環状のコネクタ８７が接
続され、そのコネクタ８７とコネクタ９３が嵌合させら
れることによってＩＣ接続用基板９１がＩＣ接続用基板
８１に接続される。そして、接触用リードＲ１−ＲＮが
半導体ウェハー２上に形成されたＩＣ３の各端子に接触
させられることによって、ＩＣ３の各端子が接触用リー
ドＲ１−ＲＮおよびＩＣ接続用基板８１のケーブル８６
によって構成された伝送線ＬＬ−ＬＮを介して試験装置
本体１０に接続される。
この例においては、ＩＣ接続用基板９１にもメモリ９５
およびフラグレジスタ９６が取り付けられる。メモリ９
５は不揮発性のもので、これにあらかじめ接触用リード
Ｒ１〜ＲＮにおける遅延時間、すなわちＩＣ３の各端子
についてのＩＣ接続用基板９１における遅延時間のデー
タが格納される。フラグレジスタ９６にはメモリ９５が
アクセスされたことを示すフラグが書き込まれる。ＩＣ
接続用基板９１には、ＩＣ接続用基板８１が試験装置本
体１０に接続され、ＩＣ接続用基板９１がＩＣ接続用基
板８１に接続されたときに試験装置本体１０からＩＣ接
続用基板８１を介して電源が与えられ、フラグレジスタ
９６は、ＩＣ接続用基板９１に電源が投入されたとき、
またはＩＣ接続用基板９１の電源が遮断されたときには
リセットされて、その内容がＯにされる。試験装置本体
１０には、図示していないがＩＣ接続用基板８１上のメ
モリ８３からのデータが格納されるファイルレジスタと
ＩＣ接続用基板９１上のメモリ９５からのデータが格納
されるファイルレジスタが設けられ、試験装置本体ＩＯ
の読出書込制御回路は、ＩＣ接続用基板８１．９１上の
フラグレジスタ８４．９６の内容を読み取って、フラグ
レジスタ８４．９６がリセットされているときには、フ
ラグレジスタ８４．９６をセットするとともに、ＩＣ接
続用基板８１．９１上のメモリ８３．９５から試験装置
本体１０の対応するファイルレジスタにデータを格納し
、試験装置本体１０は、上記の二つのファイルレジスタ
からのデータを加算したものによって試験信号の送出タ
イミングおよびＩＣ出力電圧の取込タイミングを特徴す
る 請求項ｌの発明のＩＣ試験装置においては、ＩＣ接続用
基板８１にフラグレジスタ８４が取り付けられず、また
第５図に示すようにＩＣ接続用基板８１とともにＩＣ接
続用基板９１が用いられる場合にはＩＣ接続用基板８１
．９１にフラグレジスタ８４．９６が取り付けられず、
試験装置本体１０は試験の都度、ＩＣ接続用基板８１上
のメモリ８３からＩＣＩのビンＰ１〜ＰＮについてのＩ
Ｃ接続用基板８１における遅延時間Ｔ１〜ＴＮのデータ
、またはＩＣ接続用基板８１．９１上のメモリ８３．９
５からＩＣ３の各端子についてのＩＣ接続用基板８１お
よび９１における遅延時間のデータを読み出して、試験
信号の送出タイミングおよびＩＣ出力電圧の取込タイミ
ングを補正するようにされる。
およびフラグレジスタ９６が取り付けられる。メモリ９
５は不揮発性のもので、これにあらかじめ接触用リード
Ｒ１〜ＲＮにおける遅延時間、すなわちＩＣ３の各端子
についてのＩＣ接続用基板９１における遅延時間のデー
タが格納される。フラグレジスタ９６にはメモリ９５が
アクセスされたことを示すフラグが書き込まれる。ＩＣ
接続用基板９１には、ＩＣ接続用基板８１が試験装置本
体１０に接続され、ＩＣ接続用基板９１がＩＣ接続用基
板８１に接続されたときに試験装置本体１０からＩＣ接
続用基板８１を介して電源が与えられ、フラグレジスタ
９６は、ＩＣ接続用基板９１に電源が投入されたとき、
またはＩＣ接続用基板９１の電源が遮断されたときには
リセットされて、その内容がＯにされる。試験装置本体
１０には、図示していないがＩＣ接続用基板８１上のメ
モリ８３からのデータが格納されるファイルレジスタと
ＩＣ接続用基板９１上のメモリ９５からのデータが格納
されるファイルレジスタが設けられ、試験装置本体ＩＯ
の読出書込制御回路は、ＩＣ接続用基板８１．９１上の
フラグレジスタ８４．９６の内容を読み取って、フラグ
レジスタ８４．９６がリセットされているときには、フ
ラグレジスタ８４．９６をセットするとともに、ＩＣ接
続用基板８１．９１上のメモリ８３．９５から試験装置
本体１０の対応するファイルレジスタにデータを格納し
、試験装置本体１０は、上記の二つのファイルレジスタ
からのデータを加算したものによって試験信号の送出タ
イミングおよびＩＣ出力電圧の取込タイミングを特徴す
る 請求項ｌの発明のＩＣ試験装置においては、ＩＣ接続用
基板８１にフラグレジスタ８４が取り付けられず、また
第５図に示すようにＩＣ接続用基板８１とともにＩＣ接
続用基板９１が用いられる場合にはＩＣ接続用基板８１
．９１にフラグレジスタ８４．９６が取り付けられず、
試験装置本体１０は試験の都度、ＩＣ接続用基板８１上
のメモリ８３からＩＣＩのビンＰ１〜ＰＮについてのＩ
Ｃ接続用基板８１における遅延時間Ｔ１〜ＴＮのデータ
、またはＩＣ接続用基板８１．９１上のメモリ８３．９
５からＩＣ３の各端子についてのＩＣ接続用基板８１お
よび９１における遅延時間のデータを読み出して、試験
信号の送出タイミングおよびＩＣ出力電圧の取込タイミ
ングを補正するようにされる。
「発明の効果」
請求項１の発明によれば、ＩＣの各端子についてのＩＣ
接続用基板上の伝送線の長さを均一にする必要がないの
で、ＩＣの端子数が多い場合でもＩＣ接続用基板の製造
が容易になり、同し試験装置本体に別のＩＣ接続用基板
を接続して使用することがあってもＩＣ接続用基板に番
号を付す必要がないので、ＩＣ接続用基板の管理が簡単
になるとともに、試験装置本体にＩＣ接続用基板の番号
を読み取る特殊な手段を設ける必要がない。また、ＩＣ
接続用基板上のメモリにはＩＣの各端子についてのその
ＩＣ接続用基板における遅延時間のデータのみが格納さ
れればよいので、大容量のメモリを必要としないととも
に、同じＩＣ接続用基板を別の試験装置本体に接続して
使用することがあっても、同一のデータを複数のメモリ
に格納する必要がない。
接続用基板上の伝送線の長さを均一にする必要がないの
で、ＩＣの端子数が多い場合でもＩＣ接続用基板の製造
が容易になり、同し試験装置本体に別のＩＣ接続用基板
を接続して使用することがあってもＩＣ接続用基板に番
号を付す必要がないので、ＩＣ接続用基板の管理が簡単
になるとともに、試験装置本体にＩＣ接続用基板の番号
を読み取る特殊な手段を設ける必要がない。また、ＩＣ
接続用基板上のメモリにはＩＣの各端子についてのその
ＩＣ接続用基板における遅延時間のデータのみが格納さ
れればよいので、大容量のメモリを必要としないととも
に、同じＩＣ接続用基板を別の試験装置本体に接続して
使用することがあっても、同一のデータを複数のメモリ
に格納する必要がない。
請求項２の発明によっても同様の効果が得られるととも
に、特に請求項２の発明によれば、試験にあたってＩＣ
接続用基板が試験装置本体に接続されて試験装置本体の
読出書込制御回路によってＩＣ接続用基板上のフラグレ
ジスタがセットされるとともに、ＩＣ接続用基板上のメ
モリから試験装置本体のファイルレジスタにデータが格
納されたのちに、そのＩＣ接続用基板がその試験装置本
体から切り離されないかぎり、試験中においては、その
ＩＣ接続用基板上のフラグレジスタはセット状態を保持
し、その試験装置本体の読出書込制御回路はそのフラグ
レジスタの内容を読み取って、そのフラグレジスタがセ
ットされていることを確認するだけで、そのＩＣ接続用
基板上のメモリからデータを読み出さず、すでにその試
験装置本体のファイルレジスタに格納されているデータ
によって試験信号の送出タイミングおよびＩＣ出力電圧
の取込タイミングが補正されるので、その補正はきわめ
て短時間でなされる。
に、特に請求項２の発明によれば、試験にあたってＩＣ
接続用基板が試験装置本体に接続されて試験装置本体の
読出書込制御回路によってＩＣ接続用基板上のフラグレ
ジスタがセットされるとともに、ＩＣ接続用基板上のメ
モリから試験装置本体のファイルレジスタにデータが格
納されたのちに、そのＩＣ接続用基板がその試験装置本
体から切り離されないかぎり、試験中においては、その
ＩＣ接続用基板上のフラグレジスタはセット状態を保持
し、その試験装置本体の読出書込制御回路はそのフラグ
レジスタの内容を読み取って、そのフラグレジスタがセ
ットされていることを確認するだけで、そのＩＣ接続用
基板上のメモリからデータを読み出さず、すでにその試
験装置本体のファイルレジスタに格納されているデータ
によって試験信号の送出タイミングおよびＩＣ出力電圧
の取込タイミングが補正されるので、その補正はきわめ
て短時間でなされる。
第１図は、この発明のＩＣ試験装置の一例を示す接続図
、第２図は、その概略的な側面図、第３図は、ＩＣ接続
用基板上の伝送線における遅延時間を測定して、その測
定データをＩＣ接続用基板上のメモリに格納する方法の
一例を示す図、第４図は、この発明のＩＣ試験装置の他
の例の概略的な側面図、第５図は、この発明のＩＣ試験
装置のさらに他の例の概略的な側面図、第６図は、その
場合の試験するＩＣが形成された半導体ウェハーを示す
斜視図、第７図は、従来のＩＣ試験装置の一例の概略的
な側面図である。
、第２図は、その概略的な側面図、第３図は、ＩＣ接続
用基板上の伝送線における遅延時間を測定して、その測
定データをＩＣ接続用基板上のメモリに格納する方法の
一例を示す図、第４図は、この発明のＩＣ試験装置の他
の例の概略的な側面図、第５図は、この発明のＩＣ試験
装置のさらに他の例の概略的な側面図、第６図は、その
場合の試験するＩＣが形成された半導体ウェハーを示す
斜視図、第７図は、従来のＩＣ試験装置の一例の概略的
な側面図である。
Claims (2)
- （１）タイミング信号によって印加パターンから論理レ
ベルの試験信号を形成し、その試験信号を所定レベルの
信号電圧に変換してＩＣの端子に対応した入出力端子に
送出するとともに、ＩＣの端子から上記入出力端子に得
られたＩＣ出力電圧を基準電圧と比較して論理レベルの
出力信号を得、その出力信号を期待値パターンと論理比
較する試験装置本体と、この試験装置本体の上記入出力
端子に接続されてＩＣが接続されるＩＣ接続用基板とを
備え、 上記ＩＣ接続用基板には、ＩＣの各端子についての上記
ＩＣ接続用基板における遅延時間のデータが格納される
、または格納された不揮発性のメモリが取り付けられ、 上記試験装置本体は、上記メモリから読み出したデータ
によって上記試験信号の送出タイミングおよび上記ＩＣ
出力電圧の取込タイミングを補正する、 ＩＣ試験装置。 - （２）タイミング信号によって印加パターンから論理レ
ベルの試験信号を形成し、その試験信号を所定レベルの
信号電圧に変換してＩＣの端子に対応した入出力端子に
送出するとともに、ＩＣの端子から上記入出力端子に得
られたＩＣ出力電圧を基準電圧と比較して論理レベルの
出力信号を得、その出力信号を期待値パターンと論理比
較する試験装置本体と、この試験装置本体の上記入出力
端子に接続されてＩＣが接続されるＩＣ接続用基板とを
備え、 上記ＩＣ接続用基板には、ＩＣの各端子についての上記
ＩＣ接続用基板における遅延時間のデータが格納される
、または格納された不揮発性のメモリと、このメモリが
アクセスされたことを示すフラグが書き込まれる、上記
ＩＣ接続用基板への電源の投入または遮断によってリセ
ットされるフラグレジスタとが取り付けられ、上記試験
装置本体は、上記メモリから読み出したデータが格納さ
れるファイルレジスタと、上記フラグレジスタの内容を
読み取って、上記フラグレジスタがリセットされている
ときには、上記フラグレジスタをセットするとともに、
上記メモリから上記ファイルレジスタにデータを格納す
る読出書込制御回路とを有し、上記ファイルレジスタか
らのデータによって上記試験信号の送出タイミングおよ
び上記ＩＣ出力電圧の取込タイミングを補正する、 ＩＣ試験装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023704A JP2831780B2 (ja) | 1990-02-02 | 1990-02-02 | Ｉｃ試験装置 |
| PCT/JP1991/000125 WO1991011728A1 (en) | 1990-02-02 | 1991-02-01 | Ic testing device |
| KR1019910701231A KR960007508B1 (ko) | 1990-02-02 | 1991-02-01 | Ic 시험장치 |
| EP91903698A EP0466939B1 (en) | 1990-02-02 | 1991-02-01 | Ic testing device |
| US07/768,587 US5225775A (en) | 1990-02-02 | 1991-02-01 | Ic testing device for permitting adjustment of timing of a test signal |
| DE69115776T DE69115776T2 (de) | 1990-02-02 | 1991-02-01 | Prüfvorrichtung für integrierte schaltungen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023704A JP2831780B2 (ja) | 1990-02-02 | 1990-02-02 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03228343A true JPH03228343A (ja) | 1991-10-09 |
| JP2831780B2 JP2831780B2 (ja) | 1998-12-02 |
Family
ID=12117756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023704A Expired - Fee Related JP2831780B2 (ja) | 1990-02-02 | 1990-02-02 | Ｉｃ試験装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5225775A (ja) |
| EP (1) | EP0466939B1 (ja) |
| JP (1) | JP2831780B2 (ja) |
| KR (1) | KR960007508B1 (ja) |
| DE (1) | DE69115776T2 (ja) |
| WO (1) | WO1991011728A1 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0622636A1 (en) * | 1993-04-29 | 1994-11-02 | International Business Machines Corporation | Method for improving accuracy tester auto-calibration |
| DE4314324C1 (de) * | 1993-04-30 | 1994-07-28 | Siemens Ag | Verfahren zum kollisionsfreien Testbetrieb eines Prüflings |
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| JP2001035188A (ja) | 1999-07-26 | 2001-02-09 | Fujitsu Ltd | 半導体装置の試験方法及び半導体装置 |
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| IT202100015431A1 (it) * | 2021-06-14 | 2022-12-14 | Belvedere S R L | Dispositivo di connessione elettro-meccanica per apparecchiature da testare |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5739363A (en) * | 1980-08-20 | 1982-03-04 | Nec Corp | Testing device |
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| US4994732A (en) * | 1985-12-18 | 1991-02-19 | Schlumberger Technologies, Inc. | Automatic test system having a "true tester-per-pin" architecture |
-
1990
- 1990-02-02 JP JP2023704A patent/JP2831780B2/ja not_active Expired - Fee Related
-
1991
- 1991-02-01 EP EP91903698A patent/EP0466939B1/en not_active Expired - Lifetime
- 1991-02-01 KR KR1019910701231A patent/KR960007508B1/ko not_active Expired - Fee Related
- 1991-02-01 US US07/768,587 patent/US5225775A/en not_active Expired - Lifetime
- 1991-02-01 DE DE69115776T patent/DE69115776T2/de not_active Expired - Fee Related
- 1991-02-01 WO PCT/JP1991/000125 patent/WO1991011728A1/ja not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US5225775A (en) | 1993-07-06 |
| DE69115776D1 (de) | 1996-02-08 |
| JP2831780B2 (ja) | 1998-12-02 |
| KR960007508B1 (ko) | 1996-06-05 |
| KR920701830A (ko) | 1992-08-12 |
| EP0466939A1 (en) | 1992-01-22 |
| EP0466939B1 (en) | 1995-12-27 |
| EP0466939A4 (en) | 1992-10-14 |
| DE69115776T2 (de) | 1996-06-05 |
| WO1991011728A1 (en) | 1991-08-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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