JPH04326524A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04326524A JPH04326524A JP9647991A JP9647991A JPH04326524A JP H04326524 A JPH04326524 A JP H04326524A JP 9647991 A JP9647991 A JP 9647991A JP 9647991 A JP9647991 A JP 9647991A JP H04326524 A JPH04326524 A JP H04326524A
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- 230000003071 parasitic effect Effects 0.000 abstract description 4
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＬＤＤ構造を有するＭＯＳＦＥＴに関する。
ＬＤＤ構造を有するＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】最近のＭＯＳＦＥＴでは、ドレイン近傍
の電界強度を弱めてホットキャリア耐性を強めるために
、ＬＤＤ構造が使われている。また最近このＬＤＤ構造
の利点に加えてソース・ドレインの寄生抵抗を低減でき
る「ＧＯＬＤ」（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ
ＬＤＤの略）と名ずけられた構造が、１９８７年に開
催された国際電子素子会議のテクニカル ダイジェス
トの３８〜４１ページ（ＩＥＥＥ Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔ，ｐｐ３８−４１，１９８７）に提案されている。
の電界強度を弱めてホットキャリア耐性を強めるために
、ＬＤＤ構造が使われている。また最近このＬＤＤ構造
の利点に加えてソース・ドレインの寄生抵抗を低減でき
る「ＧＯＬＤ」（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ
ＬＤＤの略）と名ずけられた構造が、１９８７年に開
催された国際電子素子会議のテクニカル ダイジェス
トの３８〜４１ページ（ＩＥＥＥ Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔ，ｐｐ３８−４１，１９８７）に提案されている。
【０００３】このＧＯＬＤ構造は、図４に示すように、
Ｐ型基板１表面には低濃度Ｎ型層（ＬＤＤ層）９，高濃
度Ｎ型層１０が設けられ、Ｐ型基板１上にはゲート酸化
膜２，およびゲート酸化膜２を介して逆Ｔ字型のゲート
電極６が設けられている。ゲート電極６の表面は、シリ
コン酸化膜１１，１２，１３により覆われている。この
構造では、低濃度Ｎ型層９直上にもゲート酸化膜２を介
してゲート電極６が存在するため、低濃度Ｎ型層領域上
のシリコン酸化膜中に注入したホットキャリアによる特
性変動は緩和されることになる。
Ｐ型基板１表面には低濃度Ｎ型層（ＬＤＤ層）９，高濃
度Ｎ型層１０が設けられ、Ｐ型基板１上にはゲート酸化
膜２，およびゲート酸化膜２を介して逆Ｔ字型のゲート
電極６が設けられている。ゲート電極６の表面は、シリ
コン酸化膜１１，１２，１３により覆われている。この
構造では、低濃度Ｎ型層９直上にもゲート酸化膜２を介
してゲート電極６が存在するため、低濃度Ｎ型層領域上
のシリコン酸化膜中に注入したホットキャリアによる特
性変動は緩和されることになる。
【０００４】
【発明が解決しようとする課題】しかしながら上述のＧ
ＯＬＤ構造のＭＯＳＦＥＴでは、低濃度Ｎ型層（ＬＤＤ
層）とゲート電極とが完全にオーバーラップしているた
め、ゲート電極とソース・ドレインとの間の寄生容量が
大きくなり、論理ゲートの遅延が大きくなるという問題
点があった。
ＯＬＤ構造のＭＯＳＦＥＴでは、低濃度Ｎ型層（ＬＤＤ
層）とゲート電極とが完全にオーバーラップしているた
め、ゲート電極とソース・ドレインとの間の寄生容量が
大きくなり、論理ゲートの遅延が大きくなるという問題
点があった。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
従来のゲート電極（第１のゲート電極）の周囲に第２の
ゲート電極を備え、少なくとも第２のゲート電極下にＬ
ＤＤ層を備え、第１のゲート電極下の第１のゲート絶縁
膜膜厚よりも第２のゲート電極下の第２のゲート絶縁膜
膜厚が厚い。
従来のゲート電極（第１のゲート電極）の周囲に第２の
ゲート電極を備え、少なくとも第２のゲート電極下にＬ
ＤＤ層を備え、第１のゲート電極下の第１のゲート絶縁
膜膜厚よりも第２のゲート電極下の第２のゲート絶縁膜
膜厚が厚い。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例を説明するための断面図
である。本実施例ではＮチャネルＭＯＳＦＥＴの場合に
ついて述べる。
。図１は本発明の第１の実施例を説明するための断面図
である。本実施例ではＮチャネルＭＯＳＦＥＴの場合に
ついて述べる。
【０００７】Ｐ型基板１表面には低濃度Ｎ型層（ＬＤＤ
層）９，高濃度Ｎ型層１０が設けられ、第１ゲート酸化
膜２ａ，第２ゲート酸化膜３が設けられている。Ｐ型基
板１上には、第１ゲート酸化膜２ａを介して高濃度Ｎ型
の多結晶シリコン膜からなる第１ゲート電極６ａが設け
られ、第２ゲート酸化膜３を介して高濃度Ｎ型の多結晶
シリコン膜からなる第２ゲート電極７が設けられている
。低濃度Ｎ型層９と高濃度Ｎ型層１０とにより、ソース
・ドレインが形成される。第２ゲート酸化膜３の膜厚は
、第１ゲート酸化膜２ａの膜厚より厚く設定されている
。第２ゲート電極７は第１ゲート電極６ａの周囲に設け
られており、第１ゲート電極６ａと第２ゲート電極７と
は各々の側面において電気的に接続されている。低濃度
Ｎ型層９は第１ゲート電極６ａと自己整合的に形成され
、高濃度Ｎ型層１０は第２ゲート電極７と自己整合的に
形成されている。
層）９，高濃度Ｎ型層１０が設けられ、第１ゲート酸化
膜２ａ，第２ゲート酸化膜３が設けられている。Ｐ型基
板１上には、第１ゲート酸化膜２ａを介して高濃度Ｎ型
の多結晶シリコン膜からなる第１ゲート電極６ａが設け
られ、第２ゲート酸化膜３を介して高濃度Ｎ型の多結晶
シリコン膜からなる第２ゲート電極７が設けられている
。低濃度Ｎ型層９と高濃度Ｎ型層１０とにより、ソース
・ドレインが形成される。第２ゲート酸化膜３の膜厚は
、第１ゲート酸化膜２ａの膜厚より厚く設定されている
。第２ゲート電極７は第１ゲート電極６ａの周囲に設け
られており、第１ゲート電極６ａと第２ゲート電極７と
は各々の側面において電気的に接続されている。低濃度
Ｎ型層９は第１ゲート電極６ａと自己整合的に形成され
、高濃度Ｎ型層１０は第２ゲート電極７と自己整合的に
形成されている。
【０００８】本実施例における第２ゲート酸化膜３は、
第１ゲート電極を形成して低濃度Ｎ型層９を形成した後
、選択酸化技術により形成される。第２ゲート電極８は
、第２ゲート酸化膜３を形成した後、全面に堆積された
多結晶シリコン膜をエッチバックすることにより形成さ
れる。
第１ゲート電極を形成して低濃度Ｎ型層９を形成した後
、選択酸化技術により形成される。第２ゲート電極８は
、第２ゲート酸化膜３を形成した後、全面に堆積された
多結晶シリコン膜をエッチバックすることにより形成さ
れる。
【０００９】ゲート長がハーフミクロン程度のＭＯＳＦ
ＥＴに本実施例を適用する場合、第１ゲート酸化膜２ａ
の膜厚は１０ｎｍ程度が適切であり、第２ゲート酸化膜
３の膜厚は１５〜３０ｎｍ程度が適切である。
ＥＴに本実施例を適用する場合、第１ゲート酸化膜２ａ
の膜厚は１０ｎｍ程度が適切であり、第２ゲート酸化膜
３の膜厚は１５〜３０ｎｍ程度が適切である。
【００１０】図２は本発明の第２の実施例を説明するた
めの断面図である。本実施例では、高濃度Ｎ型の多結晶
シリコン膜からなる第２ゲート電極７ａは、高濃度Ｎ型
の多結晶シリコン膜からなる第１ゲート電極６ａの周囲
に、シリコン酸化膜４を介して設けられている。また、
第２ゲート電極７ａの外側の側面はシリコン酸化膜５に
より覆われている。第１ゲート電極６ａ，第２ゲート電
極７ａの上面にはシリサイド膜８が設けられ、シリサイ
ド膜８により第１ゲート電極６ａと第２ゲート電極７ａ
とは電気的に接続されている。
めの断面図である。本実施例では、高濃度Ｎ型の多結晶
シリコン膜からなる第２ゲート電極７ａは、高濃度Ｎ型
の多結晶シリコン膜からなる第１ゲート電極６ａの周囲
に、シリコン酸化膜４を介して設けられている。また、
第２ゲート電極７ａの外側の側面はシリコン酸化膜５に
より覆われている。第１ゲート電極６ａ，第２ゲート電
極７ａの上面にはシリサイド膜８が設けられ、シリサイ
ド膜８により第１ゲート電極６ａと第２ゲート電極７ａ
とは電気的に接続されている。
【００１１】本実施例の構造の半導体装置のゲート電極
に係わる主要な部分の製造方法は、以下のようになって
いる。第１ゲート電極６ａを形成し、低濃度Ｎ型層９を
形成した後、例えば熱酸化により第２ゲート酸化膜３，
シリコン酸化膜４を形成する。全面に多結晶シリコン膜
を堆積し、これをエッチバックして第２ゲート電極７ａ
を形成する。全面にシリコン酸化膜を堆積し、これをエ
ッチバックしてシリコン酸化膜５を形成する。シリコン
酸化膜４の膜厚は５〜２０ｎｍ程度である。第２ゲート
電極７ａを高濃度Ｎ型にするのは、高濃度Ｎ型層１０の
形成と同時に行なう方法，もしくはこれを形成するため
の全面に堆積した多結晶シリコン膜を高濃度Ｎ型にして
おくという方法による。
に係わる主要な部分の製造方法は、以下のようになって
いる。第１ゲート電極６ａを形成し、低濃度Ｎ型層９を
形成した後、例えば熱酸化により第２ゲート酸化膜３，
シリコン酸化膜４を形成する。全面に多結晶シリコン膜
を堆積し、これをエッチバックして第２ゲート電極７ａ
を形成する。全面にシリコン酸化膜を堆積し、これをエ
ッチバックしてシリコン酸化膜５を形成する。シリコン
酸化膜４の膜厚は５〜２０ｎｍ程度である。第２ゲート
電極７ａを高濃度Ｎ型にするのは、高濃度Ｎ型層１０の
形成と同時に行なう方法，もしくはこれを形成するため
の全面に堆積した多結晶シリコン膜を高濃度Ｎ型にして
おくという方法による。
【００１２】図３は本発明の第３の実施例を説明するた
めの断面図である。本実施例においては、高濃度Ｎ型の
多結晶シリコン膜からなる第２ゲート電極７ｂは高濃度
Ｎ型の多結晶シリコン膜からなる第１ゲート電極６ｂの
周囲にシリコン酸化膜４ａを介して設けられている。し
かし、第２ゲート電極７ｂと第１ゲート電極６ｂとはシ
リコン酸化膜４ａにより電気的に分離されている。
めの断面図である。本実施例においては、高濃度Ｎ型の
多結晶シリコン膜からなる第２ゲート電極７ｂは高濃度
Ｎ型の多結晶シリコン膜からなる第１ゲート電極６ｂの
周囲にシリコン酸化膜４ａを介して設けられている。し
かし、第２ゲート電極７ｂと第１ゲート電極６ｂとはシ
リコン酸化膜４ａにより電気的に分離されている。
【００１３】本実施例において、第２ゲート電極７ｂを
特定の電位に固定しておかない場合には、第２ゲート電
極７ｂはフローティング状態になり、第２ゲート電極７
ｂの電位は第１ゲート電極６ｂとソース・ドレインとの
間の容量結合による定まる。ＭＯＳＦＥＴの動作特性か
らは、第２ゲート電極７ｂは特定の電位に固定されてい
る方が好ましい。電位の範囲としては接地電圧から電源
電圧のまでの範囲でよいが、特に電源電位に固定してお
くならばドレイン端でのホットキャリアの発生はより低
減することができる。
特定の電位に固定しておかない場合には、第２ゲート電
極７ｂはフローティング状態になり、第２ゲート電極７
ｂの電位は第１ゲート電極６ｂとソース・ドレインとの
間の容量結合による定まる。ＭＯＳＦＥＴの動作特性か
らは、第２ゲート電極７ｂは特定の電位に固定されてい
る方が好ましい。電位の範囲としては接地電圧から電源
電圧のまでの範囲でよいが、特に電源電位に固定してお
くならばドレイン端でのホットキャリアの発生はより低
減することができる。
【００１４】
【発明の効果】以上説明したように本発明は、ＬＤＤ層
上のゲート絶縁膜を厚くすることにより、ゲート電極と
ソース・ドレインとの間の寄生容量が低減され、論理ゲ
ートの遅延が低減されるという効果を有する。例えば、
第１ゲート酸化膜の膜厚が１０ｎｍ，第２ゲート酸化膜
の膜厚が２０ｎｍの場合、ゲート電極とソース・ドレイ
ンとの間の寄生容量は半分程度になり、ＣＭＯＳによる
２ＮＡＮＤゲートの無負荷でのゲート遅延は２０％程度
低減され，高速化されることになる。
上のゲート絶縁膜を厚くすることにより、ゲート電極と
ソース・ドレインとの間の寄生容量が低減され、論理ゲ
ートの遅延が低減されるという効果を有する。例えば、
第１ゲート酸化膜の膜厚が１０ｎｍ，第２ゲート酸化膜
の膜厚が２０ｎｍの場合、ゲート電極とソース・ドレイ
ンとの間の寄生容量は半分程度になり、ＣＭＯＳによる
２ＮＡＮＤゲートの無負荷でのゲート遅延は２０％程度
低減され，高速化されることになる。
【図１】本発明の第１の実施例を説明するための断面図
である。
である。
【図２】本発明の第２の実施例を説明するための断面図
である。
である。
【図３】本発明の第３の実施例を説明するための断面図
である。
である。
【図４】従来のＬＤＤ構造を有するＭＯＳＦＥＴを説明
するための断面図である。
するための断面図である。
１ Ｐ型基板
２ ゲート酸化膜
２ａ 第１ゲート酸化膜
３ 第２ゲート酸化膜
４，４ａ，５，１１，１２，１３ シリコン酸化
膜６ ゲート電極 ６ａ，６ｂ 第１ゲート電極 ７，７ａ，７ｂ 第２ゲート電極８ シリ
サイド膜 ９ 低濃度Ｎ型層 １０ 高濃度Ｎ型層
膜６ ゲート電極 ６ａ，６ｂ 第１ゲート電極 ７，７ａ，７ｂ 第２ゲート電極８ シリ
サイド膜 ９ 低濃度Ｎ型層 １０ 高濃度Ｎ型層
Claims (3)
- 【請求項１】 チャネル領域上に設けられた第１のゲ
ート電極と、前記第１のゲート電極の周囲に設けられた
第２のゲート電極と、前記第２のゲート電極下に設けら
れたＬＤＤ層と、前記第１のゲート電極直下に設けられ
た第１のゲート絶縁膜と、前記第１のゲート絶縁膜の膜
厚より厚い膜厚を有して前記第２のゲート電極直下に設
けられた第２のゲート絶縁膜と、を有することを特徴と
する半導体装置。 - 【請求項２】 前記第１のゲート電極の側壁に絶縁膜
が設けられ、前記絶縁膜により前記第２のゲート電極が
前記第１のゲート電極と電気的に分離されていることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第２のゲート電極が、固定電位に
印加されていることを特徴とする請求項２記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09647991A JP3223519B2 (ja) | 1991-04-26 | 1991-04-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09647991A JP3223519B2 (ja) | 1991-04-26 | 1991-04-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04326524A true JPH04326524A (ja) | 1992-11-16 |
| JP3223519B2 JP3223519B2 (ja) | 2001-10-29 |
Family
ID=14166192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09647991A Expired - Fee Related JP3223519B2 (ja) | 1991-04-26 | 1991-04-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3223519B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153909A (en) * | 1997-12-23 | 2000-11-28 | Lg Electronics Inc. | Semiconductor device and method for fabricating the same |
| JP2001013893A (ja) * | 1999-04-27 | 2001-01-19 | Semiconductor Energy Lab Co Ltd | 電子装置及び電気器具 |
| JP2001195016A (ja) * | 1999-10-29 | 2001-07-19 | Semiconductor Energy Lab Co Ltd | 電子装置 |
| US8017945B2 (en) | 1999-10-29 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device using light-emitting element |
-
1991
- 1991-04-26 JP JP09647991A patent/JP3223519B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153909A (en) * | 1997-12-23 | 2000-11-28 | Lg Electronics Inc. | Semiconductor device and method for fabricating the same |
| JP2001013893A (ja) * | 1999-04-27 | 2001-01-19 | Semiconductor Energy Lab Co Ltd | 電子装置及び電気器具 |
| US6879309B2 (en) | 1999-04-27 | 2005-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US7274349B2 (en) | 1999-04-27 | 2007-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US7843407B2 (en) | 1999-04-27 | 2010-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US8994711B2 (en) | 1999-04-27 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US9293483B2 (en) | 1999-04-27 | 2016-03-22 | Semiconductor Energy Laboratory Co. Ltd. | Electronic device and electronic apparatus |
| US9837451B2 (en) | 1999-04-27 | 2017-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| JP2001195016A (ja) * | 1999-10-29 | 2001-07-19 | Semiconductor Energy Lab Co Ltd | 電子装置 |
| US8017945B2 (en) | 1999-10-29 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device using light-emitting element |
| US8648345B2 (en) | 1999-10-29 | 2014-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3223519B2 (ja) | 2001-10-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
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