JPH03228429A - Ｅｃｌ―ｃｍｏｓレベル変換回路 - Google Patents
Ｅｃｌ―ｃｍｏｓレベル変換回路Info
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- JPH03228429A JPH03228429A JP2024104A JP2410490A JPH03228429A JP H03228429 A JPH03228429 A JP H03228429A JP 2024104 A JP2024104 A JP 2024104A JP 2410490 A JP2410490 A JP 2410490A JP H03228429 A JPH03228429 A JP H03228429A
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- JP
- Japan
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- voltage
- ecl
- transistor
- power supply
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- 238000006243 chemical reaction Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 8
- TVWHTOUAJSGEKT-UHFFFAOYSA-N chlorine trioxide Chemical compound [O]Cl(=O)=O TVWHTOUAJSGEKT-UHFFFAOYSA-N 0.000 description 3
- 102100024063 Type I iodothyronine deiodinase Human genes 0.000 description 1
- 101710119122 Type I iodothyronine deiodinase Proteins 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＥＣＬレベル入力信号をＣＭＯＳレベル信号に
変換するＥＣＬ−ＣＭＯＳレベル変換回路に関する。
変換するＥＣＬ−ＣＭＯＳレベル変換回路に関する。
従来、この種のＥＣＬ−ＣＭＯＳレベル変換回路として
、第５図に示す回路が用いられていた。
、第５図に示す回路が用いられていた。
すなわち、バイポーラ・トランジスタＱ２０８゜Ｑ２０
９により構成される差動増幅器の出力をエミッタホロワ
で受け、さらにそれに続く抵抗Ｒ２０１によってレベル
シフトを行なうものである。回路を構成する抵抗を適当
に選択することにより、振幅の中心を電源電圧差（以下
、ｖｃｃ ｖｓｓと略す）のおよそ半分に設定するこ
とが可能である。
９により構成される差動増幅器の出力をエミッタホロワ
で受け、さらにそれに続く抵抗Ｒ２０１によってレベル
シフトを行なうものである。回路を構成する抵抗を適当
に選択することにより、振幅の中心を電源電圧差（以下
、ｖｃｃ ｖｓｓと略す）のおよそ半分に設定するこ
とが可能である。
上述した従来のＥＣＬ−ＣＭＯＳレベル変換回路は、エ
ミッタホロワとそれに続く抵抗により構成されているた
め、この抵抗と、このレベルシフト回路の負荷となる０
Ｍ０８回路の入力容量との積に比例した遅れが生じてし
まうという欠点がある。また、抵抗の比によって出力の
振幅の中心を＋ （Ｖ ｃｃ Ｖ ｓｓ ）に設定し
ているため、抵抗およびトランジスタの順方向ベース・
エミッタ間電圧（以下ｖＢ８と略す）のばらつきによっ
て＋（ＶｃｃＶ ｓ ｓ ）からずれる欠点がある。
ミッタホロワとそれに続く抵抗により構成されているた
め、この抵抗と、このレベルシフト回路の負荷となる０
Ｍ０８回路の入力容量との積に比例した遅れが生じてし
まうという欠点がある。また、抵抗の比によって出力の
振幅の中心を＋ （Ｖ ｃｃ Ｖ ｓｓ ）に設定し
ているため、抵抗およびトランジスタの順方向ベース・
エミッタ間電圧（以下ｖＢ８と略す）のばらつきによっ
て＋（ＶｃｃＶ ｓ ｓ ）からずれる欠点がある。
本発明の目的は、出力の振幅を固定することができるＥ
ＣＬ−ＣＭＯＳレベル変換回路を提供することにある。
ＣＬ−ＣＭＯＳレベル変換回路を提供することにある。
本発明のＥＣＬ−ＣＭＯＳレベル変換回路は差動増幅回
路により入力段を構成し′、エミッタホロワにより出力
段を構成するＥＣＬ−０ＭＯ８レベル変換回路において
、前記出力段と出力端子の間に高電位側電源電圧より前
記エミッタホロワを構成するトランジスタの順方向ベー
ス・エミッタ電圧の整数倍電圧降下させる第１の電圧変
化手段と、前記出力端と低電位側電源との間に低電位側
電源電圧より前記トランジスタの順方向ベース・エミッ
タ電圧の整数倍上昇させる第２の電圧変化手段を含むロ
ーレベルクランプ回路を設けたことを特徴とする。
路により入力段を構成し′、エミッタホロワにより出力
段を構成するＥＣＬ−０ＭＯ８レベル変換回路において
、前記出力段と出力端子の間に高電位側電源電圧より前
記エミッタホロワを構成するトランジスタの順方向ベー
ス・エミッタ電圧の整数倍電圧降下させる第１の電圧変
化手段と、前記出力端と低電位側電源との間に低電位側
電源電圧より前記トランジスタの順方向ベース・エミッ
タ電圧の整数倍上昇させる第２の電圧変化手段を含むロ
ーレベルクランプ回路を設けたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図である。同
図に示すように、ＥＣＬレベル入力端子（＋）３はＮＰ
Ｎ）ランジスタＱ１０６のベースに接続され、ＥＣＬレ
ベル入力端子（−）４はＮＰＮトランジスタＱ１０５の
ベースに接続されている。トランジスタＱ１０３及びＱ
１０４により差動増幅回路を形成しており、それぞれの
トランジスタが飽和しないようなベース電圧を供給する
ため、トランジスタＱｌ ０５．抵抗Ｒ１０３，ダイオ
ードＤ１０５と、トランジスタＱ１０６．抵抗Ｒ１０４
，タイオートＤ１０６によりレベルシフトを行なってい
る。
図に示すように、ＥＣＬレベル入力端子（＋）３はＮＰ
Ｎ）ランジスタＱ１０６のベースに接続され、ＥＣＬレ
ベル入力端子（−）４はＮＰＮトランジスタＱ１０５の
ベースに接続されている。トランジスタＱ１０３及びＱ
１０４により差動増幅回路を形成しており、それぞれの
トランジスタが飽和しないようなベース電圧を供給する
ため、トランジスタＱｌ ０５．抵抗Ｒ１０３，ダイオ
ードＤ１０５と、トランジスタＱ１０６．抵抗Ｒ１０４
，タイオートＤ１０６によりレベルシフトを行なってい
る。
差動増幅回路の出力と高位側電源端子１間に抵抗ＲＩＯ
Ｉが設けられ、その抵抗によって生じる電圧がベースに
供給されるトランジスタＱ１０２が高位側電源端子１と
ＣＭＯＳレベル出力端子２の間に設けられている。この
トランジスタＱ１０２とＣＭＯＳレベル出力端子２の間
には、トランジスタＱ１０２のｖＢｏの整数倍２本実施
例ではＶＢＥの電圧降下を生じるダイオードＤ１０４が
設けられている。
Ｉが設けられ、その抵抗によって生じる電圧がベースに
供給されるトランジスタＱ１０２が高位側電源端子１と
ＣＭＯＳレベル出力端子２の間に設けられている。この
トランジスタＱ１０２とＣＭＯＳレベル出力端子２の間
には、トランジスタＱ１０２のｖＢｏの整数倍２本実施
例ではＶＢＥの電圧降下を生じるダイオードＤ１０４が
設けられている。
高位側電源端子ｌとＣＭＯＳレベル出力端子２間にはト
ランジスタＱ１０１が設けられ、そのベースと低位側電
源端子０間にはトランジスタＱＩＯＩのｖＢＥの整数倍
１本実施例ではＶ、の電圧降下を生じる３つのダイオー
ドＤＩＯＩ、Ｄ１０２゜Ｄ１０３を直列接続して、ロー
レベルクランプ回路を構成している。
ランジスタＱ１０１が設けられ、そのベースと低位側電
源端子０間にはトランジスタＱＩＯＩのｖＢＥの整数倍
１本実施例ではＶ、の電圧降下を生じる３つのダイオー
ドＤＩＯＩ、Ｄ１０２゜Ｄ１０３を直列接続して、ロー
レベルクランプ回路を構成している。
次に本実施例の動作を説明する。まずＥＣＬレベル入力
端子（＋）３にデジタル信号のハイレベルが入力した場
合、ＥＣＬレベル入力端子（−）４にはデジタル信号の
ロウレベルが入力している。この状態ではトランジスタ
Ｑ１０４はオンし、トランジスタＱ１０３はオフしてい
るため、電流源ＣｌＯ３による電流はほとんどがトラン
ジスタＱ１０４を流れているため、抵抗ＲＩＯＩによる
電圧降下はほとんど起こらずＣＭＯＳレベル出力端子２
には、高位側電源電圧Ｖ。０よりトランジスタＱ１０２
のｖＢＥとタイオーＦ’Ｄ １０２ （７） ＶＢＪ６
け降下した電圧が得られる。つまりＣＭＯＳレベル出力
端子の電圧をｙ ｏｕ、とすると、￥、、、＝Ｖｃｃ
２ Ｖｎｇ ’−”■となる。
端子（＋）３にデジタル信号のハイレベルが入力した場
合、ＥＣＬレベル入力端子（−）４にはデジタル信号の
ロウレベルが入力している。この状態ではトランジスタ
Ｑ１０４はオンし、トランジスタＱ１０３はオフしてい
るため、電流源ＣｌＯ３による電流はほとんどがトラン
ジスタＱ１０４を流れているため、抵抗ＲＩＯＩによる
電圧降下はほとんど起こらずＣＭＯＳレベル出力端子２
には、高位側電源電圧Ｖ。０よりトランジスタＱ１０２
のｖＢＥとタイオーＦ’Ｄ １０２ （７） ＶＢＪ６
け降下した電圧が得られる。つまりＣＭＯＳレベル出力
端子の電圧をｙ ｏｕ、とすると、￥、、、＝Ｖｃｃ
２ Ｖｎｇ ’−”■となる。
次に、ＥＣＬレベル入力端子（＋）３にデジタル信号の
ロウレベルが入力した場合、ＥＣＬレベル入力端子（−
）４にはデジタル信号のハイレベルが入力している。こ
の状態ではトランジスタＱ１０４はオフしており、トラ
ンジスタＱ１０３はオンしているため、電流源ＣｌＯ３
による電流はほとんどがトランジスタＱ１０３を流れて
いるため、抵抗ＲＩＯＩによる電圧降下が起こる。この
電圧降下がトランジスタＱＩＯＩをオンさせるのに十分
大きいように設定すると、つまり、抵抗Ｒ１０１による
電圧降下がＶ。ｃ ＶＳＳ ２ＶＩ］Ｅよりも大き
し・ように０１０３の電流値とＲＩＯＩの抵抗値を設定
することによりトランジスタＱ１０２がオフし、一方、
トランジスタＱ１０１かオンするため、ＣＭＯＳレベル
出力端子２には、ダイオードＤ１０１〜Ｄ１０３による
電圧降下３ＶＢ！から、トランジスタＱ１０１のＶＢＥ
を差し引いた電圧２ＶＢＥたけ低位側電源電圧ｖ８．よ
り大きい電圧が発生し、それより低くはならない。つま
りロウレベル時の出力電圧ｖ０５、は ｖｏｕ、＝ｖＳ、＋ ２ Ｖａｇ ・
・・・・・■と固定される。
ロウレベルが入力した場合、ＥＣＬレベル入力端子（−
）４にはデジタル信号のハイレベルが入力している。こ
の状態ではトランジスタＱ１０４はオフしており、トラ
ンジスタＱ１０３はオンしているため、電流源ＣｌＯ３
による電流はほとんどがトランジスタＱ１０３を流れて
いるため、抵抗ＲＩＯＩによる電圧降下が起こる。この
電圧降下がトランジスタＱＩＯＩをオンさせるのに十分
大きいように設定すると、つまり、抵抗Ｒ１０１による
電圧降下がＶ。ｃ ＶＳＳ ２ＶＩ］Ｅよりも大き
し・ように０１０３の電流値とＲＩＯＩの抵抗値を設定
することによりトランジスタＱ１０２がオフし、一方、
トランジスタＱ１０１かオンするため、ＣＭＯＳレベル
出力端子２には、ダイオードＤ１０１〜Ｄ１０３による
電圧降下３ＶＢ！から、トランジスタＱ１０１のＶＢＥ
を差し引いた電圧２ＶＢＥたけ低位側電源電圧ｖ８．よ
り大きい電圧が発生し、それより低くはならない。つま
りロウレベル時の出力電圧ｖ０５、は ｖｏｕ、＝ｖＳ、＋ ２ Ｖａｇ ・
・・・・・■と固定される。
■式と■式より電源電圧と出力電圧の関係を第４図に示
す。この図より、トランジスタのＶヨ８の整合がとれて
いれば電源電圧が変動しても、出力振幅の中心を電源電
圧の半分つまり＋（Ｖ ｃ ｃ Ｖ ｓ ｓ ）に固
定することができる。
す。この図より、トランジスタのＶヨ８の整合がとれて
いれば電源電圧が変動しても、出力振幅の中心を電源電
圧の半分つまり＋（Ｖ ｃ ｃ Ｖ ｓ ｓ ）に固
定することができる。
第２図は本発明の第２の実施例を示すＥＣＬＣＭＯＳレ
ベル変換回路の回路図である。Ｒ３０１とＲ３０２の抵
抗値は４：１に設定されており、トランジスタＱ３０２
のベース電圧には（Ｖ５ｓ＋５ＶＢＥ）の電圧がかかっ
ている。出力電圧がロウレベル時にオンするトランジス
タＱ３ｏ１をエミッタホロワの前段に設けたことにより
、ロウレベル時にはＱ３０４による引き込みが起こり、
より高速な動作が可能となる。
ベル変換回路の回路図である。Ｒ３０１とＲ３０２の抵
抗値は４：１に設定されており、トランジスタＱ３０２
のベース電圧には（Ｖ５ｓ＋５ＶＢＥ）の電圧がかかっ
ている。出力電圧がロウレベル時にオンするトランジス
タＱ３ｏ１をエミッタホロワの前段に設けたことにより
、ロウレベル時にはＱ３０４による引き込みが起こり、
より高速な動作が可能となる。
第３図は本発明の第３の実施例を示すＥＣＬ−ＣＭＯＳ
レベル変換回路の回路図である。出方電圧がロウレベル
時にはオンするトランジスタＱ４０１のベース電圧は（
Ｖｓｓ＋ ３ ＶＢりの電圧がががっており、出力電圧
は、ハイレベル時にＶ。ＣＶＢＥ＋ロウレベル時にＶ
ＳＳ ＋ Ｖ ＢＥとなっている。本実施例は第２の実
施例に比べ素子数が少ないという利点がある。
レベル変換回路の回路図である。出方電圧がロウレベル
時にはオンするトランジスタＱ４０１のベース電圧は（
Ｖｓｓ＋ ３ ＶＢりの電圧がががっており、出力電圧
は、ハイレベル時にＶ。ＣＶＢＥ＋ロウレベル時にＶ
ＳＳ ＋ Ｖ ＢＥとなっている。本実施例は第２の実
施例に比べ素子数が少ないという利点がある。
以上説明したように本発明は、ハイレベル時にＶｏｏ−
ｎＶＢ、、ロウレベル時にＶｓｓ十ｎ ＶＢＥ （ｎは
正の整数）の電圧を出力するようにトランジスタ及びダ
イオードを構成することにより、出力電圧の中心が電源
電圧に依らずに＋（Ｖｃｃ Ｖｓｓ）に固定できる効
果がある。また、出力段に抵抗を用いていないため高速
で０Ｍ０８回路をドライブできる効果がある。
ｎＶＢ、、ロウレベル時にＶｓｓ十ｎ ＶＢＥ （ｎは
正の整数）の電圧を出力するようにトランジスタ及びダ
イオードを構成することにより、出力電圧の中心が電源
電圧に依らずに＋（Ｖｃｃ Ｖｓｓ）に固定できる効
果がある。また、出力段に抵抗を用いていないため高速
で０Ｍ０８回路をドライブできる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は本発明のＥＣＬ−
ＣＭＯＳレベル変換回路の動作を説明するための図、第
５図は従来例を示す回路図である。 Ｑ１０１〜Ｑ１０６．Ｑ２０１〜Ｑ２１１．Ｑ３０１〜
Ｑ３０７．Ｑ４０１〜Ｑ４０４・・・・・・ＮＰＮ）ラ
ンシスタ、Ｄ１０１〜Ｄｉ ０６．Ｄ２０１．Ｄ２０２
゜Ｄ３０１〜Ｄ３０３．Ｄ４０１〜Ｄ４０５・・・・・
・ダイオード、Ｒ１０１〜Ｒ１０４，Ｒ２０１〜Ｒ２１
０゜Ｒ３０１〜Ｒ３０６，Ｒ４０１〜Ｒ４０４・・・・
・・抵抗、Ｃｌ０Ｉ〜ＣｌＯ３，Ｃ２０１〜Ｃ２０２Ｇ
３０１〜Ｃ３０５，Ｃ４０１〜Ｃ４０４・・・・・電流
源、０・・低位側電源端子、１・・・・・・高位側電源
端子、２・・・・・ＣＭＯＳレベル出力端子、３・・・
・・ＥＣＬレベル入力端子（＋）、４・・・・・・ＥＣ
Ｌレベル入力端子（−）。
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は本発明のＥＣＬ−
ＣＭＯＳレベル変換回路の動作を説明するための図、第
５図は従来例を示す回路図である。 Ｑ１０１〜Ｑ１０６．Ｑ２０１〜Ｑ２１１．Ｑ３０１〜
Ｑ３０７．Ｑ４０１〜Ｑ４０４・・・・・・ＮＰＮ）ラ
ンシスタ、Ｄ１０１〜Ｄｉ ０６．Ｄ２０１．Ｄ２０２
゜Ｄ３０１〜Ｄ３０３．Ｄ４０１〜Ｄ４０５・・・・・
・ダイオード、Ｒ１０１〜Ｒ１０４，Ｒ２０１〜Ｒ２１
０゜Ｒ３０１〜Ｒ３０６，Ｒ４０１〜Ｒ４０４・・・・
・・抵抗、Ｃｌ０Ｉ〜ＣｌＯ３，Ｃ２０１〜Ｃ２０２Ｇ
３０１〜Ｃ３０５，Ｃ４０１〜Ｃ４０４・・・・・電流
源、０・・低位側電源端子、１・・・・・・高位側電源
端子、２・・・・・ＣＭＯＳレベル出力端子、３・・・
・・ＥＣＬレベル入力端子（＋）、４・・・・・・ＥＣ
Ｌレベル入力端子（−）。
Claims (1)
- 【特許請求の範囲】 １、差動増幅回路により入力段を構成し、エミッタホロ
ワにより出力段を構成するＥＣＬ−ＣＭＯＳレベル変換
回路において、前記出力段と出力端子の間に高電位側電
源電圧より前記エミッタホロワを構成するトランジスタ
の順方向ベース・エミッタ電圧の整数倍電圧降下させる
第１の電圧変化手段と、前記出力端と低電位側電源との
間に低電位側電源電圧より前記トランジスタの順方向ベ
ース・エミッタ電圧の整数倍上昇させる第２の電圧変化
手段を含むローレベルクランプ回路を設けたことを特徴
とするＥＣＬ−ＣＭＯＳレベル変換回路。 ２、前記出力段の前段に前記ローレベルクランプ回路を
設けたことを特徴とする請求項１記載のＥＣＬ−ＣＭＯ
Ｓレベル変換回路。 ３、前記第１及び第２の電圧変化手段がダイオード素子
から成ることを特徴とする請求項１又は２記載のＥＣＬ
−ＣＭＯＳレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024104A JP3008422B2 (ja) | 1990-02-01 | 1990-02-01 | Ｅｃｌ―ｃｍｏｓレベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024104A JP3008422B2 (ja) | 1990-02-01 | 1990-02-01 | Ｅｃｌ―ｃｍｏｓレベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03228429A true JPH03228429A (ja) | 1991-10-09 |
| JP3008422B2 JP3008422B2 (ja) | 2000-02-14 |
Family
ID=12129044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2024104A Expired - Lifetime JP3008422B2 (ja) | 1990-02-01 | 1990-02-01 | Ｅｃｌ―ｃｍｏｓレベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008422B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6956400B2 (en) * | 2002-12-18 | 2005-10-18 | Alcatel | Converter from ECL to CMOS and network element for transmitting signals |
-
1990
- 1990-02-01 JP JP2024104A patent/JP3008422B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6956400B2 (en) * | 2002-12-18 | 2005-10-18 | Alcatel | Converter from ECL to CMOS and network element for transmitting signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3008422B2 (ja) | 2000-02-14 |
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