JPH03229421A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03229421A JPH03229421A JP2543590A JP2543590A JPH03229421A JP H03229421 A JPH03229421 A JP H03229421A JP 2543590 A JP2543590 A JP 2543590A JP 2543590 A JP2543590 A JP 2543590A JP H03229421 A JPH03229421 A JP H03229421A
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- wiring
- silicon
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 26
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、シリコン基板上に２層以上の配線を有し、し
かも、第１層目の配線が第２層目の配線と素子分離上で
直行もしくは交差している領域を有する工程を備えた半
導体装置の製造方法に関するものである。
かも、第１層目の配線が第２層目の配線と素子分離上で
直行もしくは交差している領域を有する工程を備えた半
導体装置の製造方法に関するものである。
従来の技術
一般的に、素子分離上に上部配線が直行または交差する
場合は、交差する領域での段差が大きくなり上層（第３
層目の配線など）を形成する前に、層間絶縁膜において
平坦性を上げる工夫かなされてきた。
場合は、交差する領域での段差が大きくなり上層（第３
層目の配線など）を形成する前に、層間絶縁膜において
平坦性を上げる工夫かなされてきた。
また、素子分離領域のみシリコン基板表面より埋め込む
方法（ＢＯＸ法と言う）を用いて、従来技術よりも平坦
性を上げる方法も提案されている。
方法（ＢＯＸ法と言う）を用いて、従来技術よりも平坦
性を上げる方法も提案されている。
発明が解決しようとする課題
第５図は、従来から一般的に用いられているＬＯＣＯ３
法を用いた場合の断面図を示している。第６図は、ＢＯ
Ｘ法を用いた場合の断面図を示している。
法を用いた場合の断面図を示している。第６図は、ＢＯ
Ｘ法を用いた場合の断面図を示している。
第５図、第６図において、１はＰ（１００）シリコン基
板、５は酸化膜、７はチャンネルストッパー（Ｐ層）、
８はＬＯＣＯ８，９は第１ポリ／リコン配線、１０は酸
化膜、１１は第２ポリンリコン配線である。
板、５は酸化膜、７はチャンネルストッパー（Ｐ層）、
８はＬＯＣＯ８，９は第１ポリ／リコン配線、１０は酸
化膜、１１は第２ポリンリコン配線である。
第５図より、ＬＯＧＯ８８の上に第１ポリ／すコン配線
９と第２ポリシリコン配線１１があり、ＬＯＧＯ８８の
端部ではかなり大きな段差になっていることがわかる。
９と第２ポリシリコン配線１１があり、ＬＯＧＯ８８の
端部ではかなり大きな段差になっていることがわかる。
また第６図では、素子分離領域が埋め込み酸化膜１２で
形成さ−れているため、第５図よりもかなり平坦性の向
上が見られるが、第２ボリンリコン配線１１の膜厚分の
段差が最終的に残ることがわかる。
形成さ−れているため、第５図よりもかなり平坦性の向
上が見られるが、第２ボリンリコン配線１１の膜厚分の
段差が最終的に残ることがわかる。
課題を解決するための手段
そこで、上記問題点を解決するために、本発明は、素子
分離をシリコン穴内部に形成後、第１層目の配線により
生したシリコン穴部でのくぼみに第２層目の交差する配
線を通すものである。
分離をシリコン穴内部に形成後、第１層目の配線により
生したシリコン穴部でのくぼみに第２層目の交差する配
線を通すものである。
作用
このようにすれば、シリコン穴内部に素子分離用のＬＯ
ＧＯ３を形成するため、素子分離領域か小さくなると共
に、第２層目配線以降の平坦性が非常によくなるため、
第３層目以降の配線が形成し易くなる。
ＧＯ３を形成するため、素子分離領域か小さくなると共
に、第２層目配線以降の平坦性が非常によくなるため、
第３層目以降の配線が形成し易くなる。
実施例
以下に、本発明の一実施例を図面を用いて詳細に説明す
る。第１図〜第４図は、本発明の一実施例の工程順断面
図を示している。第１図〜第４図において、第５図、第
６図と同一部分には同一符号を付して説明を省略する。
る。第１図〜第４図は、本発明の一実施例の工程順断面
図を示している。第１図〜第４図において、第５図、第
６図と同一部分には同一符号を付して説明を省略する。
まず、第１図に示すように、Ｐ （１００）シリコン基
板１に、酸化膜２及び窒化膜３を形成後、レジストマス
ク４を用いて素子分離領域のバターニングを行う。その
後、異方性のドライエツチングを用いてシリコン基板１
をエツチングし、シリコン穴を形成する。その後、レジ
スト除去を行い、シリコン穴内部を酸化させて、酸化膜
５を形成する。次に、第２図に示すように、窒化膜６の
サイドウオール形成を行った後、素子分離のためのチャ
ンネルストッパー用Ｂ４をイオン注入法を用いて注入し
、チャンネルストッパー（ＰＩ）７を形成する。その後
、第３図に示すように、酸化処理によりＬＯＧＯ３８を
形成し、その表面に第１ポリソリコン配線９を形成する
。その後、第４図に示すように、第１ポリソリコン配線
９を酸化して、酸化膜１０を形成後、第２ポリンリコン
配線１１を素子分離領域上の第１ポリシリコン配線９の
くぼみ内に形成する。このようにすれば、第２ボリンリ
コン配線１１形成後も平坦性の非常によい素子を形成す
ることが可能となる。
板１に、酸化膜２及び窒化膜３を形成後、レジストマス
ク４を用いて素子分離領域のバターニングを行う。その
後、異方性のドライエツチングを用いてシリコン基板１
をエツチングし、シリコン穴を形成する。その後、レジ
スト除去を行い、シリコン穴内部を酸化させて、酸化膜
５を形成する。次に、第２図に示すように、窒化膜６の
サイドウオール形成を行った後、素子分離のためのチャ
ンネルストッパー用Ｂ４をイオン注入法を用いて注入し
、チャンネルストッパー（ＰＩ）７を形成する。その後
、第３図に示すように、酸化処理によりＬＯＧＯ３８を
形成し、その表面に第１ポリソリコン配線９を形成する
。その後、第４図に示すように、第１ポリソリコン配線
９を酸化して、酸化膜１０を形成後、第２ポリンリコン
配線１１を素子分離領域上の第１ポリシリコン配線９の
くぼみ内に形成する。このようにすれば、第２ボリンリ
コン配線１１形成後も平坦性の非常によい素子を形成す
ることが可能となる。
発明の詳細
な説明したように、本発明によれば、第２ポリンリコン
配線形成後に平坦性のよい素子が形成できるため、第３
層目以降の配線の形成が容易になる。
配線形成後に平坦性のよい素子が形成できるため、第３
層目以降の配線の形成が容易になる。
第１図〜第４図は本発明の一実施例の製造工程を示す工
程順断面図、第５図、第６図は従来例を示す断面図であ
る。 １・・・・・・Ｐ（１００）シリコン基板、２・・・・
・・酸化膜、３・・・・・・窒化膜、４・・・・・・レ
ジスト、５・・・・・・酸化膜、６・・・・・・サイド
ウオール窒化膜、７・・・・・・チャンネルストッパー
（Ｐ層）、８・・・・・・ＬＯＣＯ５，９・・・・・・
第１ポリンリコン配線、１０・・・・・・酸化膜、１１
・・・・・第２ボリンリコン配線、１２・・・・・・埋
め込み酸化膜。 ↓ ↓ ↓ β“ 央 図 −１０３＝
程順断面図、第５図、第６図は従来例を示す断面図であ
る。 １・・・・・・Ｐ（１００）シリコン基板、２・・・・
・・酸化膜、３・・・・・・窒化膜、４・・・・・・レ
ジスト、５・・・・・・酸化膜、６・・・・・・サイド
ウオール窒化膜、７・・・・・・チャンネルストッパー
（Ｐ層）、８・・・・・・ＬＯＣＯ５，９・・・・・・
第１ポリンリコン配線、１０・・・・・・酸化膜、１１
・・・・・第２ボリンリコン配線、１２・・・・・・埋
め込み酸化膜。 ↓ ↓ ↓ β“ 央 図 −１０３＝
Claims (1)
- ２層以上の配線の直行する部分のシリコン基板にシリコ
ン穴を形成し、上記シリコン穴内にサイドウォール窒化
膜を形成した後酸化させて素子分離膜を上記シリコン穴
内部に形成し、次いで、第１層目の配線を上記シリコン
穴上に形成した後、第２層目の配線を上記シリコン穴の
くぼんだ領域に絶縁膜を介して形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2543590A JPH03229421A (ja) | 1990-02-05 | 1990-02-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2543590A JPH03229421A (ja) | 1990-02-05 | 1990-02-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03229421A true JPH03229421A (ja) | 1991-10-11 |
Family
ID=12165909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2543590A Pending JPH03229421A (ja) | 1990-02-05 | 1990-02-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03229421A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100582410B1 (ko) * | 2004-06-30 | 2006-05-22 | 주식회사 하이닉스반도체 | 반도체 장치 및 반도체 장치의 제조방법 |
| JP2009071283A (ja) * | 2007-08-07 | 2009-04-02 | Rohm Co Ltd | 半導体装置 |
-
1990
- 1990-02-05 JP JP2543590A patent/JPH03229421A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100582410B1 (ko) * | 2004-06-30 | 2006-05-22 | 주식회사 하이닉스반도체 | 반도체 장치 및 반도체 장치의 제조방법 |
| JP2009071283A (ja) * | 2007-08-07 | 2009-04-02 | Rohm Co Ltd | 半導体装置 |
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