JPH04102356A - 半導体集積回路及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多層配線を含む半導体集積回路及びその製造方
法に関し、特に配線間を接続するバイアホールに関する
。

〔従来の技術〕

従来の半導体集積回路は第４図もしくは第５図のように
なっていた。第４図もしくは第５図は、ＭＯＳ）ランジ
スタのコンタクトホールを表わす断面図である。

従来技術のコンタクトホールは第４図に示すように、異
方性エツチングによって形成する壁面が垂直なものと、
第５図に示すように、バッフアートぶつ酸等によって、
断面がほぼ円形のテーパー部をつけてから、異方性エツ
チングによって垂直に加工するものとがあった。

〔発明が解決しようとする課題〕

従来の技術には以下に示すような問題点があった。すな
わち、第４図に示すような異方性エツチングのみにより
形成された壁面が垂直なコンタクトホールの場合、コン
タクトホール径とコンタクトホールの高さの比（アスペ
クト比）が大きくなると、配線によるコンタクト部のカ
バレッジが悪化し、断線もしくは高抵抗化する。

以上の問題点を解決する為に第５図に示すように、バッ
フアートぶつ酸等によって等方性工・ンチングにより、
断面がほぼ円形のテーパーを作った後、垂直に異方性エ
ツチングによってコンタクトホールを形成する手法があ
るが、次のような問題点もあった。

すなわち、テーパ一部を大きく作りすぎると、第６図に
示すようにコンタクトホールが層間絶縁膜４に埋め込め
られているゲートポリシリコン膜方向にずれた時、テー
パ一部とゲートポリシリコン膜２が短絡する場合があっ
た。その為、その子−パーエッチングの量には限界があ
り、思うほどのステップカバレッジが得られなかった。

又、テーパーを大きくつけると、そのテーパ一部を覆う
為の上層の配線幅を（第６図Ｘ部分）大きく取る必要が
あり、微細化に不利という欠点もあった。

〔課題を解決するための手段〕

本発明の半導体集積回路は、少なくとも２層以上の配線
構造を有し、下層の第１の配線層と上層の第２の配線層
をつなぐ、バイアホールが前記第２の配線層の側に設け
られた壁面がほぼ垂直な第１のバイアホールと、さらに
前記第１のバイアホールに連結したより小さな、壁面が
ほぼ垂直な第２のバイアホールとで構成される。

又、本発明の半導体集積回路の製造方法は、半導体基板
−Ｆに設けられた下層の第１の配線層の上に絶縁膜を形
成する第１の工程と、上層の第２の配線層とをつなぐた
めのバイアホール形成の為のレジスト膜を形成、パター
ニングする第２の工程と、前記レジスト膜をマスクとし
て前記絶縁膜に不純物を導入する第３の工程と、前記レ
ジスト膜をマスクにしてウェットエツチングにより第１
のバイアホールを形成する第４の工程と、前記レジスト
膜を通して異方性エツチングにより第２のバイアホール
を形成する第５の工程とを含むというものである。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明半導体集積回路の一実施例を示す断面図
である。

ｎ型のシリコン基板１の表面部にｎ型の拡散層３が設け
られている。その上に図示しないゲート酸化膜を介して
ゲートポリシリコン層３が設けられ、更に層間絶縁膜４
が設けられている。

層間絶縁膜４の方面から途中迄、第１のバイアホール１
４か設けられ、第１のバイアホール１４の底部に、より
小さな第２のバイアホール１５が設けられている。第１
のバイアホール１５の底面は垂直になっている。第２の
バイアホール１５の大きさと位置は、素子寸法に見合っ
たものに設定される。バイアホールを埋める配線７の電
気抵抗を小さくするためには第２のバイアホール１５の
深さはできるたけ小さくする。第１のバイアホール１４
の大きさと深さはある程度自由に設定できる。第５図に
示した従来例ではバイアホールテーパ一部の大きさと深
さを自由に設定することができないのと対照的である。

本実施例によれば、配線７と拡散層３との接続を低抵抗
でとることが可能となり、ゲートポリシリコン膜をの短
絡も防止できる。

この実施例は拡散層と上層の配線間のバイアホールであ
るが、第２図に示すように、１層目配線８と３層目配線
１０との間のバイアホールに本発明を適用することも可
能である。この場合、第２層間絶縁膜１２と第３層間絶
縁膜１３の両方に穴をあけなければならないので、バイ
アホールの深さが大きくなり、従来技術では一層満足な
結果が得られない。本発明では大きな第１のバイアホー
ル１４を上方に設けるので、良好な接続を実現できる。

第３図（ａ）〜第３図（ｇ）は本発明半導体集積回路の
製造方法の一実施例を説明するための工程順断面図であ
る。

まず、第３図（ａ）に示すように、シリコン基板１．ゲ
ートポリシリコンＭ２、拡散層３等を含むＭｏＳトラン
ジスタを形成の後、シリコン酸化膜等の眉間絶縁膜４を
形成する。

次に第３図（ｂ）に示すように、フォトレジスト膜５を
塗布後、フォトレジストプロセスにより、コンタクト形
成予定部のフォトレジスト膜を除去し開孔５ａを設ける
。

次に、第３図（ｃ）に示すように、例えばリン等の不純
物をイオン注入法により導入する。この場合、Ｐイオン
をＩ　Ｘ　１０１４個／−で注入する。

尚、打ち込みエネルギーは形成すべき第１のバイアホー
ルの深さに応じ条件設定をする０例えば５００ｎｍ厚さ
の酸化シリコン膜の眉間絶縁膜４の半分の２５０ｎｍ程
度に第１のバイアホールの底を持っていきたいのであれ
ば、２００ｋｅＶが適当といえる。これによって、不純
物導入酸化シリコン膜領域６が形成される。

次にバッフアートぶつ酸でエツチングを行なう。不純物
導入酸化シリコン膜等の眉間絶縁膜に比べて非常にエツ
チング速度が早いのでまず、不純物導入酸化シリコン膜
領域がエツチングによって第３図（ｄ）に示すように除
去される。続いて、この不純物導入酸化シリコン膜が除
去された領域からバッフアートぶつ酸による等方性エツ
チングが行なわれる。この場合、不純物導入酸化シリコ
ン膜を除去した所の形状がそのまま大きく広がる形とな
るので第３図（ｅ）のような形の第１のバイアホールが
形成される。例えば、前記に示した条件すなわち、Ｐイ
オン注入をエネルギーＥ＝２００ｋｅＶ、ドーズ檄φ−
１×１０　個、、′’　ＣＴＩ（で５００ｎｍの酸化シ
リコン膜に行なった場合、１・５に希釈したフッ化水素
水にて、３分エツチングすれば、まず、最初の１分で不
純物酸化シリコン領域６が除去され、続く２分で酸化シ
リコン膜がエツチングされ、トータル縦方向に３５００
ｍエツチングされる。

続いて、第３図（ｆ）に示すように、レジスト膜をマス
クとして、異方性エツチングを行なうと、第１のバイア
ホール１４の底から拡散層３に達する第２のバイアホー
ル１５が形成される。

Ｉ！を後に、第３図（ｇ）に示すように、レジスト膜５
を除去し、配線７をアルミニウム等で形成する。

以上の説明から明らかなように、第１のバイアホールの
深さはイオン注入のエネルギーて主として定まり、大き
さは、レジスト膜５の開孔５ａとウェットエツチングの
時間で主として定まる。従って、第２のバイアホールの
深さをある程度自由に定めることができ、良好な接続を
実現できる。

注入する不純物の種類は、Ｐに１浪、、す、注入するニ
オ・ルキーと飛程とを考慮５−ｚ適当にノ鷲訳すれはよ
い 発明の効果゛ 以上説明したように本発明は、バイアホールの大きさの
異なる第１．第２のバイアホールを縮積みすることによ
り、次力ような効果がある。

すなわち、上側の第１のバイアホールの壁面が垂直であ
り、その大きさを深さと独立に設定できるので横方向力
広がりを抑えられ、近傍にある他グ〕配線との短絡を避
けることができる。また下層の配線層との接続は小さな
第２のバイアホールによるので集積度の向上を妨げるこ
とはない。ス、第］、第２のバイアホールの形状、大き
さの制御性は良好であるので配線層レイアウトＬのマー
ジンを小さくてき、微細化に貢献でき、集積度を向上す
ることができる。

【図面の簡単な説明】

第１図および第２図はそれぞれ本発明半導体集積回路の
一実施例およびその変形を示す断面図、第３図（ａ）〜
（ｇ）は本発明半導体集積回路の製造方法の一実施例を
説明するための工程順断面図、第４図は従来の半導体集
積回路を示す断面図、第５図は第４図の改良形を示す断
面図、第６図は第５図に示す従来例の不工合を示す断面
図である。 １・・シリコン基板、２・・・ゲートポリシリコン膜、
３・・・拡散層、４・・・層間絶縁膜、５・・・フォト
レジスト膜、５ａ・・・開孔、６・不純物導入酸化シリ
コン膜領域、７・・・配線、８・１層目配線、９・・・
２層目配線、１０・・・３層目配線、１１・・・第１層
間絶縁膜、１２・・・第２層間絶縁膜、１３・・・第３
層間絶縁膜、１４・・・第１のバイアホール、１５・・
・第２のバイアホール。

Claims (1)

1. 【特許請求の範囲】 １、少なくとも２層以上の配線構造を有する半導体装置
   において、下層の第１の配線層と上層の第２の配線層を
   つなぐ、バイアホールが前記第２の配線層の側に設けら
   れた側面がほぼ垂直な第１のバイアホールと、さらに前
   記第１のバイアホールに連結したより小さな、壁面がほ
   ぼ垂直な第２のバイアホールとで構成されることを特徴
   とする半導体集積回路。 ２、第１の配線層が不純物を含む、半導体基板の一部の
   領域である請求項１記載の半導体集積回路。 ３、半導体基板上に設けられた下層の第１の配線層の上
   に絶縁膜を形成する第１の工程と、上層の第２の配線層
   とをつなぐためのバイアホール形成の為のレジスト膜を
   形成、パターニングする第２の工程と、前記レジスト膜
   をマスクとして前記絶縁膜に不純物を導入する第３の工
   程と、前記レジスト膜をマスクにしてウェットエッチン
   グにより第１のバイアホールを形成する第４の工程と、
   前記レジスト膜を通して異方性エッチングにより第２の
   バイアホールを形成する第５の工程とを含むことを特徴
   とする半導体集積回路の製造方法。 ４、第１の配線層が、不純物を含む、半導体基板の一部
   の領域である請求項１記載の半導体集積回路の製造方法
   。