JPH03230387A - ダイナミックｒａｍ制御装置 - Google Patents
ダイナミックｒａｍ制御装置Info
- Publication number
- JPH03230387A JPH03230387A JP2024346A JP2434690A JPH03230387A JP H03230387 A JPH03230387 A JP H03230387A JP 2024346 A JP2024346 A JP 2024346A JP 2434690 A JP2434690 A JP 2434690A JP H03230387 A JPH03230387 A JP H03230387A
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- mode
- cycle
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、中央処理ユニットからの指令に基づいてダイ
ナミックＲＡＭをアクセス制御するダイナミックＲＡＭ
制御装置に関する。
ナミックＲＡＭをアクセス制御するダイナミックＲＡＭ
制御装置に関する。
［従来の技術］
例えば８０４８Ｂ−２５ＰＣ／ＡＴ用の１００ｎｓダイ
ナミツクＲＡ自制御装置は、第７図に示すようにアドレ
ス・デコーダ１、バツクΦヒツト（Ｂａｎｋ ｈＨ）−
ページ・ヒツト（Ｐａｇｅ ｂｉｔ） φディテクタ２
、ＣＰＵ（中央処理ユニット）・サイクル・ステイト・
マシン３、ＤＭＡ （ダイレクト・メモリ・アクセス）
φサイクルーステイト争マシン４、リフレッシュ・サイ
クル・ステイト拳マシン５、ＤＲＡＭ・コントロール・
シグナル・ジェネレータ６、Ｒｏｗ／Ｃｏｌｕｍｎ・ア
ドレス・マルチプレクサ７等を設け、バースト（ｂｕｒ
ｓｔ） ・モードにおいて第８図、第９図及び第１０
図に示すタイミングで信号処理を行うようになっていた
。
ナミツクＲＡ自制御装置は、第７図に示すようにアドレ
ス・デコーダ１、バツクΦヒツト（Ｂａｎｋ ｈＨ）−
ページ・ヒツト（Ｐａｇｅ ｂｉｔ） φディテクタ２
、ＣＰＵ（中央処理ユニット）・サイクル・ステイト・
マシン３、ＤＭＡ （ダイレクト・メモリ・アクセス）
φサイクルーステイト争マシン４、リフレッシュ・サイ
クル・ステイト拳マシン５、ＤＲＡＭ・コントロール・
シグナル・ジェネレータ６、Ｒｏｗ／Ｃｏｌｕｍｎ・ア
ドレス・マルチプレクサ７等を設け、バースト（ｂｕｒ
ｓｔ） ・モードにおいて第８図、第９図及び第１０
図に示すタイミングで信号処理を行うようになっていた
。
なお、第８図はバンク Ｅス（Ｂａｎｋ Ｍｉｓｓ）の
す−ド・サイクル゛とバンク・ヒツト・ページ・ミス（
Ｂａｎｋ ｈｉｔ ｐａｇｅ ５ｉｓｓ）のライト・サ
イクルのタイミングを示し、第９図はバンク・ヒツト・
ページやヒツト（Ｂａｎｋ ｈｉｔ ｐａｇｅ ｈｉｔ
）のリード・サイクル、ライト・サイクルとバツクφミ
ス（Ｂａｎｋ ｗｌｓｓ）のライト・サイクルのタイミ
ングを示し、第１０図はバンク・ヒ・ソト争ページ・ミ
ス（Ｂａｎｋ ｈｉｔｐａｇｅ旧ＳＳ）のリード・サイ
クルを示している。
す−ド・サイクル゛とバンク・ヒツト・ページ・ミス（
Ｂａｎｋ ｈｉｔ ｐａｇｅ ５ｉｓｓ）のライト・サ
イクルのタイミングを示し、第９図はバンク・ヒツト・
ページやヒツト（Ｂａｎｋ ｈｉｔ ｐａｇｅ ｈｉｔ
）のリード・サイクル、ライト・サイクルとバツクφミ
ス（Ｂａｎｋ ｗｌｓｓ）のライト・サイクルのタイミ
ングを示し、第１０図はバンク・ヒ・ソト争ページ・ミ
ス（Ｂａｎｋ ｈｉｔｐａｇｅ旧ＳＳ）のリード・サイ
クルを示している。
［発明が解決しようとする課８］
ところでＣＰＵからのアドレス信号（ＨＡ２〜ＨＡ３１
）は常にＢＲＤＹ−信号がｏ −（Ｌｏｗ）でクロック
（ＣＬＫ）の立上りから約２２ｎｓ遅れて出るため、従
来のメモリ串バースト・リード・サイクルでは余分なサ
イクルが発生しリード・サイクル時間が長くなる問題が
あった。すなわちバンク・ミスのリード・サイクルは１
４クロック分必要となり、バンクＱヒ・ント争ページ・
ヒ・ソトのリード・サイクルは１２クロック分必要とな
り、またバンク・ヒツトｅベージ◆ミスのリード・サイ
クルは１６クロツク分必要となった。
）は常にＢＲＤＹ−信号がｏ −（Ｌｏｗ）でクロック
（ＣＬＫ）の立上りから約２２ｎｓ遅れて出るため、従
来のメモリ串バースト・リード・サイクルでは余分なサ
イクルが発生しリード・サイクル時間が長くなる問題が
あった。すなわちバンク・ミスのリード・サイクルは１
４クロック分必要となり、バンクＱヒ・ント争ページ・
ヒ・ソトのリード・サイクルは１２クロック分必要とな
り、またバンク・ヒツトｅベージ◆ミスのリード・サイ
クルは１６クロツク分必要となった。
そこで本発明は、メモリ・バースト・リード・サイクル
に要する時間を短くでき、メモリのリード効率を向上で
きるダイナミックＲＡＭ制御装置を提供しようとするも
のである。
に要する時間を短くでき、メモリのリード効率を向上で
きるダイナミックＲＡＭ制御装置を提供しようとするも
のである。
［課題を解決するための手段］
本発明は、中央処理ユニットからの指令に基づいてダイ
ナミックＲＡＭをアクセス制御するダイナミックＲＡＭ
制御装置において、中央処理ユニットから（７）ＨＡＤ
Ｓ−、）ＩＷ／Ｒ−、ＨＨＬＤＡ 、 ＢＬＡＳＴ−
ノ各信号とダイナミックＲＡＭデコーダからのＤＲＡＭ
Ｃ８−信号とＣＰＵサイクルステイトマシンからのＢＲ
ＤＹ信号によりメモリ・リード・サイクルでバースト・
モードとノーマル・モードを切！えるモード切替信号を
発生するモード切替信号発生手段と、この信号発生手段
からのモード切替信号によりバースト・モードが選択さ
れている状態でダイナミックＲＡＭのバースト・リード
・サイクルに使用されるアドレス信号をＢＲＤＹ−信号
かローレベルになると直ちに出力するアドレス出力手段
を設けたものである。
ナミックＲＡＭをアクセス制御するダイナミックＲＡＭ
制御装置において、中央処理ユニットから（７）ＨＡＤ
Ｓ−、）ＩＷ／Ｒ−、ＨＨＬＤＡ 、 ＢＬＡＳＴ−
ノ各信号とダイナミックＲＡＭデコーダからのＤＲＡＭ
Ｃ８−信号とＣＰＵサイクルステイトマシンからのＢＲ
ＤＹ信号によりメモリ・リード・サイクルでバースト・
モードとノーマル・モードを切！えるモード切替信号を
発生するモード切替信号発生手段と、この信号発生手段
からのモード切替信号によりバースト・モードが選択さ
れている状態でダイナミックＲＡＭのバースト・リード
・サイクルに使用されるアドレス信号をＢＲＤＹ−信号
かローレベルになると直ちに出力するアドレス出力手段
を設けたものである。
［作用］
このような構成の本発明においては、モード切替信号発
生手段によりバーストゆモードとノーマル・モードの切
替えを行い、バースト・モードのときにバースト・リー
ド奉サイクルに使用されるアドレス信号をＢＲＤＹ−信
号がローレベルになると直ちに出力させ、それにより余
分なサイクルを無くすことができる。
生手段によりバーストゆモードとノーマル・モードの切
替えを行い、バースト・モードのときにバースト・リー
ド奉サイクルに使用されるアドレス信号をＢＲＤＹ−信
号がローレベルになると直ちに出力させ、それにより余
分なサイクルを無くすことができる。
［実施例］
以下、本発明の実施例を図面を３照して説明する。
第１図において、１１はアドレス・デ°コーダ、１２は
バンク・ヒツト・ページ・ヒツト中ディテクタ、１３は
ＣＰＵ・サイクル・ステイト−マシン、１４はＤ Ｍ
Ａ・サイクル・ステイト・マシン、１５はリフレッシュ
・サイクル・ステイト・マシン、１６はＤＲＡＭ・コン
トロール・シグナル・ジェネレータ、１７はＲｏｗ／Ｃ
ｏｌｕｍｎ ・アドレス・マルチプレクサである。以上
の各部の構成は従来と同じである。
バンク・ヒツト・ページ・ヒツト中ディテクタ、１３は
ＣＰＵ・サイクル・ステイト−マシン、１４はＤ Ｍ
Ａ・サイクル・ステイト・マシン、１５はリフレッシュ
・サイクル・ステイト・マシン、１６はＤＲＡＭ・コン
トロール・シグナル・ジェネレータ、１７はＲｏｗ／Ｃ
ｏｌｕｍｎ ・アドレス・マルチプレクサである。以上
の各部の構成は従来と同じである。
１８は本発明の特徴を為すバースト・モード・アドレス
Ｏジェネレータで、二のジェネレータ１８はバースト・
モード・アドレス・アンド・コントロール轡シグナルー
ジェネレータ１９とバースト・アンドφノーマル・モー
ドφアドレス・マルチプレクサ２０によって構成されて
いる。
Ｏジェネレータで、二のジェネレータ１８はバースト・
モード・アドレス・アンド・コントロール轡シグナルー
ジェネレータ１９とバースト・アンドφノーマル・モー
ドφアドレス・マルチプレクサ２０によって構成されて
いる。
前記バースト会モード拳アドレス争アント・コントロー
ル・シグナル・ジェネレータ１９は、中央処理ユニット
からのＨＡＤＳ−、ＨＷ／Ｒ−、ＨＨＬＤＡ 。
ル・シグナル・ジェネレータ１９は、中央処理ユニット
からのＨＡＤＳ−、ＨＷ／Ｒ−、ＨＨＬＤＡ 。
ＢＬＡＳＴ−の各信号とダイナミックＲＡ Ｆｖ１デコ
ーダからのＤＲＡＭＣ９−信号とＣＰＵサイクルステイ
トマシンからのＢＲＤＹ信号によりメモリ・リード・サ
イクルでバースト・モードとノーマル・モードを切替え
るモード切替信号を発生するモード切替信号発生手段を
備えている。
ーダからのＤＲＡＭＣ９−信号とＣＰＵサイクルステイ
トマシンからのＢＲＤＹ信号によりメモリ・リード・サ
イクルでバースト・モードとノーマル・モードを切替え
るモード切替信号を発生するモード切替信号発生手段を
備えている。
前記バーストΦアンド・ノーマル・モード・アドレス・
マルチプレクサ２０は前記モード切替信号発生手段から
のモード切替信号によりノル−スト・モードが選択され
ている状態でダイナミックＲＡＭのバースト・リード・
サイクルに使用されるアドレス信号ＭＡＯ，ＭＡ１をＢ
ＲＤＹ−信号がローレベルになると直ちに出力するアド
レス出力手段を備えている。
マルチプレクサ２０は前記モード切替信号発生手段から
のモード切替信号によりノル−スト・モードが選択され
ている状態でダイナミックＲＡＭのバースト・リード・
サイクルに使用されるアドレス信号ＭＡＯ，ＭＡ１をＢ
ＲＤＹ−信号がローレベルになると直ちに出力するアド
レス出力手段を備えている。
このような構成の本実施例においては、バースト・モー
ド・アドレス・アンド・コントロール・シグナル・ジェ
ネレータ１９は第２図及び第３図に示すように中央処理
ユニットからのＨＡＤＳ１１Ｗ／Ｒ−、ｌＩ＋ＩＩＤＡ
、 Ｒ１，ＡＳＴ、 ｃ７）各信号とダイナミック
ＲＡＭデコーダからのＤＲＡＭＣ８−信号とＣＰＵサイ
クルステイトマシンからのＢ ＲＤ Ｙ信号によりメモ
リ・リード・サイクルでノーマル・モードとバースト・
モードに切替えるモード切替信号を発生する。
ド・アドレス・アンド・コントロール・シグナル・ジェ
ネレータ１９は第２図及び第３図に示すように中央処理
ユニットからのＨＡＤＳ１１Ｗ／Ｒ−、ｌＩ＋ＩＩＤＡ
、 Ｒ１，ＡＳＴ、 ｃ７）各信号とダイナミック
ＲＡＭデコーダからのＤＲＡＭＣ８−信号とＣＰＵサイ
クルステイトマシンからのＢ ＲＤ Ｙ信号によりメモ
リ・リード・サイクルでノーマル・モードとバースト・
モードに切替えるモード切替信号を発生する。
なお、第２図はバンク・ミスの場合を示し、また第３図
はバンク・ヒツト・ページ・ヒツトの場合を示している
。
はバンク・ヒツト・ページ・ヒツトの場合を示している
。
モしてノく一スト・アンド・ノーマル・モード・アドレ
ス・マルチプレクサ２０は第４図、第５図及び第６図に
示すように、バースト・モード・アドレス・アンド・コ
ントロール・シグナル・ジェネレータ１９からのモード
切替信号によりバースト・モードが選択されている状態
でダイナミックＲＡＭのバースト・リード・サイクルに
使用されるアドレス信号ＭＡＯ，ＭＡｌをＢＲＤＹ−信
号がローレベルになると直ちに出力する。
ス・マルチプレクサ２０は第４図、第５図及び第６図に
示すように、バースト・モード・アドレス・アンド・コ
ントロール・シグナル・ジェネレータ１９からのモード
切替信号によりバースト・モードが選択されている状態
でダイナミックＲＡＭのバースト・リード・サイクルに
使用されるアドレス信号ＭＡＯ，ＭＡｌをＢＲＤＹ−信
号がローレベルになると直ちに出力する。
なお、第４図はバンク・ミス（Ｂａｎｋ Ｍｉｓｓ）の
リード争サイクルとバンク拳ヒツト・ページ彎ヒツト（
Ｂａｎｋ ｈｉｔ ｐａｇｅ ｈｉｔ） 、バンク・ヒ
ツト・ページ・ミス（Ｂａｎｋ ｈｉｔ ｐａｇｅ ｍ
１ｓｓ）のライト・サイクルのタイミングを示し、第５
図はバンク・ヒツト・ページ・ヒツト（Ｂａｎｋ ｈｉ
ｔ ｐａｇｅ ｈｉｔ）のリード・サイクル、ライト・
サイクルとバンク・ミス（Ｂａｎｋ ａｍｉｓｓ）のラ
イト・サイクルのタイミングを示し、第６図はバンク・
ヒツト・ページ・ミス（Ｂａｎｋ ｈｉｔ ｐａｇｅ
Ｍｉｓｓ）のリード・サイクルを示している。
リード争サイクルとバンク拳ヒツト・ページ彎ヒツト（
Ｂａｎｋ ｈｉｔ ｐａｇｅ ｈｉｔ） 、バンク・ヒ
ツト・ページ・ミス（Ｂａｎｋ ｈｉｔ ｐａｇｅ ｍ
１ｓｓ）のライト・サイクルのタイミングを示し、第５
図はバンク・ヒツト・ページ・ヒツト（Ｂａｎｋ ｈｉ
ｔ ｐａｇｅ ｈｉｔ）のリード・サイクル、ライト・
サイクルとバンク・ミス（Ｂａｎｋ ａｍｉｓｓ）のラ
イト・サイクルのタイミングを示し、第６図はバンク・
ヒツト・ページ・ミス（Ｂａｎｋ ｈｉｔ ｐａｇｅ
Ｍｉｓｓ）のリード・サイクルを示している。
第４図は第８図に対応し、第５図は第９図に対応し、第
６図は第１０図に対応している。そして第４図に示すよ
うにバンク・ミスのリード・サイクルは１１クロツク分
で終了し、第５図に示すようにｌ〈ツク・ヒツト・ペー
ジ・ヒツトのリード・サイクルは９クロツク分て終了し
、また第６図に示すようにハング・ヒツト・ページ・ミ
スのリード・サイクルは１３クロツク分で終了すること
になる。
６図は第１０図に対応している。そして第４図に示すよ
うにバンク・ミスのリード・サイクルは１１クロツク分
で終了し、第５図に示すようにｌ〈ツク・ヒツト・ペー
ジ・ヒツトのリード・サイクルは９クロツク分て終了し
、また第６図に示すようにハング・ヒツト・ページ・ミ
スのリード・サイクルは１３クロツク分で終了すること
になる。
なお、ライト・サイクルについては従来と同様である。
二のようにバンク・ミスのリード・サイクルは従来が１
４クロツクであったのに対して１１クロツクでよく、バ
ンク・ヒツト・ページ・ヒツトのリード・サイクルは従
来が１２クロツクであったのに対して９クロツクでよく
、またバンク・ヒ・ソト・ページ・ミスのリード・サイ
クルは従来が１６クロツクであったのに対して１３クロ
ツクでよく、いずれもリード・サイクルに要する時間を
短縮することかでき、メモリのリード効率を向上するこ
とかできた。
４クロツクであったのに対して１１クロツクでよく、バ
ンク・ヒツト・ページ・ヒツトのリード・サイクルは従
来が１２クロツクであったのに対して９クロツクでよく
、またバンク・ヒ・ソト・ページ・ミスのリード・サイ
クルは従来が１６クロツクであったのに対して１３クロ
ツクでよく、いずれもリード・サイクルに要する時間を
短縮することかでき、メモリのリード効率を向上するこ
とかできた。
二発明の効果コ・
以上詳述したように本発明によれば、メモリ・〈−スト
・リード・サイクルに要する時間を短くてき、メモリの
リード効率を向上できるダイナミックＲＡ Ｍ制御装置
を提供できるものである。
・リード・サイクルに要する時間を短くてき、メモリの
リード効率を向上できるダイナミックＲＡ Ｍ制御装置
を提供できるものである。
第１図乃至第６図は本発明の実施例を示すもので、第１
図はブロック図、第２図及び第３図はメモリ・リード／
ライト争サイクルにおけるノーマル・モードとバースト
・モードのタイミング図、第４０、第５図及び第６図は
バースト・モードでのリード／ライト制御を示すタイミ
ング図、第７図乃至第１０図は従来例を示すもので、第
７図はブロック図、第８図、第９図及び第１０図はバー
スト・モードでのリード／ライト制御を示すタイミング
図である。 １８・・・バースト・モード・アドレス・ジェネレータ
、 １９・・バースト・モード・アドレス・アンド・コント
ロール・シグナルゆジェネレータ、２０・・・バースト
・アンド・ノーマル争モード・アドレス争マルチプレク
サ。
図はブロック図、第２図及び第３図はメモリ・リード／
ライト争サイクルにおけるノーマル・モードとバースト
・モードのタイミング図、第４０、第５図及び第６図は
バースト・モードでのリード／ライト制御を示すタイミ
ング図、第７図乃至第１０図は従来例を示すもので、第
７図はブロック図、第８図、第９図及び第１０図はバー
スト・モードでのリード／ライト制御を示すタイミング
図である。 １８・・・バースト・モード・アドレス・ジェネレータ
、 １９・・バースト・モード・アドレス・アンド・コント
ロール・シグナルゆジェネレータ、２０・・・バースト
・アンド・ノーマル争モード・アドレス争マルチプレク
サ。
Claims (1)
- 中央処理ユニットからの指令に基づいてダイナミックＲ
ＡＭをアクセス制御するダイナミックＲＡＭ制御装置に
おいて、中央処理ユニットからのＨＡＤＳ＿−、ＨＷ／
Ｒ＿−、ＨＨＬＤＡ、ＢＬＡＳＴ＿−の各信号とダイナ
ミックＲＡＭデコーダからのＤＲＡＭＣＳ＿−信号とＣ
ＰＵサイクルステイトマシンからのＢＲＤＹ信号により
メモリ・リード・サイクルでバーストモードとノーマル
モードを切替えるモード切替信号を発生するモード切替
信号発生手段と、この信号発生手段からのモード切替信
号によりバーストモードが選択されている状態でダイナ
ミックＲＡＭのバースト・リード・サイクルに使用され
るアドレス信号をＢＲＤＹ＿−信号がローレベルになる
と直ちに出力するアドレス出力手段を設けたことを特徴
とするダイナミックＲＡＭ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024346A JPH03230387A (ja) | 1990-02-05 | 1990-02-05 | ダイナミックｒａｍ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024346A JPH03230387A (ja) | 1990-02-05 | 1990-02-05 | ダイナミックｒａｍ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03230387A true JPH03230387A (ja) | 1991-10-14 |
Family
ID=12135633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2024346A Pending JPH03230387A (ja) | 1990-02-05 | 1990-02-05 | ダイナミックｒａｍ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03230387A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7062664B2 (en) | 1997-07-25 | 2006-06-13 | Canon Kabushiki Kaisha | Bus management based on bus status |
| JP2019053727A (ja) * | 2017-09-15 | 2019-04-04 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | メモリ装置、及びそれを含むメモリシステム |
-
1990
- 1990-02-05 JP JP2024346A patent/JPH03230387A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7062664B2 (en) | 1997-07-25 | 2006-06-13 | Canon Kabushiki Kaisha | Bus management based on bus status |
| JP2019053727A (ja) * | 2017-09-15 | 2019-04-04 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | メモリ装置、及びそれを含むメモリシステム |
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