JPH03230394A - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
- Publication number
- JPH03230394A JPH03230394A JP2025227A JP2522790A JPH03230394A JP H03230394 A JPH03230394 A JP H03230394A JP 2025227 A JP2025227 A JP 2025227A JP 2522790 A JP2522790 A JP 2522790A JP H03230394 A JPH03230394 A JP H03230394A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- data
- rams
- bit
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
：概 要：
ＲＡ Ｍに格納されているデータを比較するために好適
な構成を有するＲ Ａ Ｍに関し、短し）配線とデータ
バスとによって２つのＲＡＭがそれぞれ格納しているデ
ータの比較を行い得るようにしたＲ Ａ Ｍを構成する
ことを目的とし、第１のＲＡＭを構成するビットセルと
第２のＲＡＭを構成するとットセルとを組合わせた繰返
し単位を形成し、この繰返し単位を基板上に複数個配置
して１つのＲＡＭを構成するとともに、この繰返し単位
の１つに属する２種のビット線のそれぞれから第１およ
び第２のＲ，ＡＭの各ビットのデータを得るように構成
した。
な構成を有するＲ Ａ Ｍに関し、短し）配線とデータ
バスとによって２つのＲＡＭがそれぞれ格納しているデ
ータの比較を行い得るようにしたＲ Ａ Ｍを構成する
ことを目的とし、第１のＲＡＭを構成するビットセルと
第２のＲＡＭを構成するとットセルとを組合わせた繰返
し単位を形成し、この繰返し単位を基板上に複数個配置
して１つのＲＡＭを構成するとともに、この繰返し単位
の１つに属する２種のビット線のそれぞれから第１およ
び第２のＲ，ＡＭの各ビットのデータを得るように構成
した。
ランダムアクセスメモリ （以下、ＲＡＭ、という）に
格納されているデータを比較するために好適な構成を有
する、２つのＲＡＭを一体に構成したＲＡＭに関する。
格納されているデータを比較するために好適な構成を有
する、２つのＲＡＭを一体に構成したＲＡＭに関する。
２つのＲＡＭに格納されているデータを比較するための
従来の基本的構成の一例を第２図（ａ）に示してあり、
＃ｌＲＡＭ１１＋ からデータを読出すための＃１アド
レスをデコーダ１２、でデコードしてこの＃ｌＲＡＭ１
１□にアクセスし、この＃１アドレスに格納されている
データをリード／ライト回路１３、を介してビットごと
に読出して比較器１０の一方の入力端子に供給する。
従来の基本的構成の一例を第２図（ａ）に示してあり、
＃ｌＲＡＭ１１＋ からデータを読出すための＃１アド
レスをデコーダ１２、でデコードしてこの＃ｌＲＡＭ１
１□にアクセスし、この＃１アドレスに格納されている
データをリード／ライト回路１３、を介してビットごと
に読出して比較器１０の一方の入力端子に供給する。
同様に＃２アドレスをデコーダ１２２てデコードしてこ
の９２ＲＡＭ１１２ にアクセスし、この＃２アドレス
に格納されているデータをリード／ライト回路１３２を
介してビットごとに読出して比較器１０の他方の入力端
子に供給してビットごとの比較を行う。
の９２ＲＡＭ１１２ にアクセスし、この＃２アドレス
に格納されているデータをリード／ライト回路１３２を
介してビットごとに読出して比較器１０の他方の入力端
子に供給してビットごとの比較を行う。
しかしながら、このような従来の方法におし）ては、＃
Ｉ ＲＡ Ｍ １１ ｌ および＃２ＲＡＭ１１□か
らそれぞれのビットに対応する導線を比較器１０の各入
力端子まで配線する必要があり、配線に手間を要するば
かりでなく、この配線によって生ずる容量などによって
好ましくなし）影響を生じることがあった。
Ｉ ＲＡ Ｍ １１ ｌ および＃２ＲＡＭ１１□か
らそれぞれのビットに対応する導線を比較器１０の各入
力端子まで配線する必要があり、配線に手間を要するば
かりでなく、この配線によって生ずる容量などによって
好ましくなし）影響を生じることがあった。
このような欠点を除去するために、第２図（ｂ）に示す
ように、２つのＲＡＭ２１．．２１゜を対称に配置し、
上記ＲＡＭ２１＋ からは＃１アドレスをデコーダ２２
１によってデコードしてアクセスして読出された各ビッ
ト線の出力をこれら２つのＲＡＭ２１ ＋、’２１２間
に配置されている比較器２０の一方の入力端子に転送し
、また、上記ＲＡＭ２１□からは＃２アドレスによって
同様に読出された各ビット線の出力を上記比較器２０の
他方の入力端子に転送してこの比較器２０によってＲ，
４Ｍ２ Ｉ＋ 、２１２ に格納されているデータの比
較を行うようにするものがある。
ように、２つのＲＡＭ２１．．２１゜を対称に配置し、
上記ＲＡＭ２１＋ からは＃１アドレスをデコーダ２２
１によってデコードしてアクセスして読出された各ビッ
ト線の出力をこれら２つのＲＡＭ２１ ＋、’２１２間
に配置されている比較器２０の一方の入力端子に転送し
、また、上記ＲＡＭ２１□からは＃２アドレスによって
同様に読出された各ビット線の出力を上記比較器２０の
他方の入力端子に転送してこの比較器２０によってＲ，
４Ｍ２ Ｉ＋ 、２１２ に格納されているデータの比
較を行うようにするものがある。
しかしながろ、このような構成においてはＲＡＭ２１．
．２１□へのデータの書込／読出しを行うためにはそれ
ぞれのＲＡ Ｍに設けたリード／ライト回路２３．．２
３□を介して行う必要があり、このためデータの転送を
行うためのデータバス２４が長くなるという問題があっ
た。
．２１□へのデータの書込／読出しを行うためにはそれ
ぞれのＲＡ Ｍに設けたリード／ライト回路２３．．２
３□を介して行う必要があり、このためデータの転送を
行うためのデータバス２４が長くなるという問題があっ
た。
σ発明が解決しようとする課題二
本発明は短＞）配線とデータバスとによって２つのＲ、
Ａ、 Ｍがそれぞれ格納しているデータの比較を行い得
るようにしたＲ Ａ Ｍを構成することを目的とする。
Ａ、 Ｍがそれぞれ格納しているデータの比較を行い得
るようにしたＲ Ａ Ｍを構成することを目的とする。
第１図の原理的実施例の（Ｃ）図に示すように、第１の
ＲＡＭを構成するビットセルと第２のＲＡＭを構成する
ビットセルとを組合わせた繰返し単位を形成し、この繰
返し単位を基板上に複数個配置して１つのＲＡ Ｍを構
成するとともに、この繰返し単位の１つに属する２種の
ビット線のそれぞれから第１および第２のＲＡＭの各ビ
ットのデータを得るように構成した。
ＲＡＭを構成するビットセルと第２のＲＡＭを構成する
ビットセルとを組合わせた繰返し単位を形成し、この繰
返し単位を基板上に複数個配置して１つのＲＡ Ｍを構
成するとともに、この繰返し単位の１つに属する２種の
ビット線のそれぞれから第１および第２のＲＡＭの各ビ
ットのデータを得るように構成した。
二作 用コ
第１のＲＡＭと第２のＲＡＭとを同一の基板上に形成す
るとともにそのビット線を引出しておくことによって、
比較器をこのＲＡＭに隣接して設けることができるので
、ビット線かろ比較器までの導線を短くすることができ
ると同時にデータバスの長さも短くすることができる。
るとともにそのビット線を引出しておくことによって、
比較器をこのＲＡＭに隣接して設けることができるので
、ビット線かろ比較器までの導線を短くすることができ
ると同時にデータバスの長さも短くすることができる。
Ｊ実施例〕
先に引用した第１図は１ワードのビット数および格納可
能なワード数がいずれも等しい２つのＲＡＭを１体とし
て構成した本発吃ＩＪの原理的な実施例を示すもので、
同図（ｂ）は同図（ａ）の１部分を拡大したもので２行
３列の合計６つの繰返し単位が示してあり、また、同図
（Ｃ）は上記（ｂ）図の１部分をさらに拡大して１つの
繰返し単位を例示したものである。
能なワード数がいずれも等しい２つのＲＡＭを１体とし
て構成した本発吃ＩＪの原理的な実施例を示すもので、
同図（ｂ）は同図（ａ）の１部分を拡大したもので２行
３列の合計６つの繰返し単位が示してあり、また、同図
（Ｃ）は上記（ｂ）図の１部分をさらに拡大して１つの
繰返し単位を例示したものである。
この（Ｃ）図に左下がりの線によって示したビットセル
ＣＩは第１のＲＡ Ｍに属するセルであり、また、右下
がりの線によって示したビットセルＣ２は第２のＲＡ
Ｍ ！：：属するセルである。
ＣＩは第１のＲＡ Ｍに属するセルであり、また、右下
がりの線によって示したビットセルＣ２は第２のＲＡ
Ｍ ！：：属するセルである。
同図（ａ）に示す第１のＲＡＭにアクセスするための＃
１アドレスをデコーダ２．によってデコードした結果ワ
ード線ＷＩに例えば読圧し電圧が印加されると、このワ
ードに属するｍ番目のピントについて例示したように、
各ビットの“Ｏ”あるいはｌ″のデータは例示したピン
ト線Ｂｆｆｉｌにおけると同様に各ビット線に出力され
て隣接した位置に設けられている比較器４にそれぞれ送
られる。
１アドレスをデコーダ２．によってデコードした結果ワ
ード線ＷＩに例えば読圧し電圧が印加されると、このワ
ードに属するｍ番目のピントについて例示したように、
各ビットの“Ｏ”あるいはｌ″のデータは例示したピン
ト線Ｂｆｆｉｌにおけると同様に各ビット線に出力され
て隣接した位置に設けられている比較器４にそれぞれ送
られる。
一方、第２のＲＡＭにアクセスするための＃２アドレス
をデコーダ２２によってデコードした結果ワード線Ｗ２
に例えば読出し電圧が印加されると、このワードに属す
るｍ番目のビットについて例示したように、各ビットの
“０”あるし）は“１”のデータは例示したビット線Ｂ
つ。におけると同様に各ビット線に出力されて隣接した
位置に設けろれている比較器４にそれぞれ送ろれる。
をデコーダ２２によってデコードした結果ワード線Ｗ２
に例えば読出し電圧が印加されると、このワードに属す
るｍ番目のビットについて例示したように、各ビットの
“０”あるし）は“１”のデータは例示したビット線Ｂ
つ。におけると同様に各ビット線に出力されて隣接した
位置に設けろれている比較器４にそれぞれ送ろれる。
この実施例では１ワードのビット数が第１のＲ４八へと
第２のＲＡＭとで等しいものとしであるので、上記ビッ
ト線ＢｆｆｉｌおよびＢ、、２の出力を比較器４におい
て比較することによってｍ番目のビットのデータの一致
あるし）は不一致を識別することができる。
第２のＲＡＭとで等しいものとしであるので、上記ビッ
ト線ＢｆｆｉｌおよびＢ、、２の出力を比較器４におい
て比較することによってｍ番目のビットのデータの一致
あるし）は不一致を識別することができる。
また、第１のＲＡ Ｍと第２のＲＡ〜１との格納可能な
ワード数および／またはビット数カｑ目違する場合には
、この２つのＲＡＭのワード数の比の公倍数および二の
２つのＲＡＭのビット数の比の公倍数を１つの繰返し単
位のビットセルの縦・嘆の数として上側同様に構成する
ことができる。
ワード数および／またはビット数カｑ目違する場合には
、この２つのＲＡＭのワード数の比の公倍数および二の
２つのＲＡＭのビット数の比の公倍数を１つの繰返し単
位のビットセルの縦・嘆の数として上側同様に構成する
ことができる。
本発明によれば短い配線によって２つのＲＡＭがそれぞ
れ格納しているデータの比較を行い得るばかりでなく、
これらＲＡＭに書込／読出しを行うためのデータバスも
短くすることができるという格別の効果が達成される。
れ格納しているデータの比較を行い得るばかりでなく、
これらＲＡＭに書込／読出しを行うためのデータバスも
短くすることができるという格別の効果が達成される。
第１図は本発明の原理的実施例を示す図、第２図は従来
の比較方法を示す図であるっ（ａ） 従 来 第 例 図 リード／ライトチ゛−９ （ｂ）
の比較方法を示す図であるっ（ａ） 従 来 第 例 図 リード／ライトチ゛−９ （ｂ）
Claims (1)
- 第１のＲＡＭを構成するビットセルと第２のＲＡＭを構
成するビットセルとを組合わせた繰返し単位を形成し、
この繰返し単位を基板上に複数個配置して１つのＲＡＭ
を構成するとともに、この繰返し単位の１つに属する２
種のビット線のそれぞれから第１および第２のＲＡＭの
各ビットのデータを得るように構成したことを特徴とす
るランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2025227A JPH03230394A (ja) | 1990-02-06 | 1990-02-06 | ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2025227A JPH03230394A (ja) | 1990-02-06 | 1990-02-06 | ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03230394A true JPH03230394A (ja) | 1991-10-14 |
Family
ID=12160085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2025227A Pending JPH03230394A (ja) | 1990-02-06 | 1990-02-06 | ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03230394A (ja) |
-
1990
- 1990-02-06 JP JP2025227A patent/JPH03230394A/ja active Pending
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