JPH03230622A

JPH03230622A - デコード半導体装置

Info

Publication number: JPH03230622A
Application number: JP2576790A
Authority: JP
Inventors: Nobuyuki Nakai; 信行中井
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1990-02-05
Filing date: 1990-02-05
Publication date: 1991-10-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、シリアルデータをパラレルデータにデコード
するデコード半導体装置に関するものである。

従来の技術従来のデコード半導体装置は、少なくともシリアル制御
信号と、シリアルデータ信号と、前記シリアル制御信号
と前記シリアルデータ信号に同期するクロック信号とを
入力し、前記シリアルデータ信号をデコードしたデータ
信号を出力するデコード回路により構成されている。第
２図は、従来のデコード半導体装置の構成を示したもの
である。

第２図（ａ）、　（ｂ）において、１．２．３．４は、
シリアル制御信号と、シリアルデータ信号と、前記シリ
アル制御信号と前記シリアルデータ信号に同期するクロ
ック信号とを入力し、前記シリアルデータ信号をデコー
ドしたデータ信号を出力するデコード回路である。５．
６．７．８は前記シリアル制御信号の入力信号線、９．
１０．１１．１２は前記シリアルデータ信号の入力信号
線、１３は前記同期したクロック信号の入力信号線、１
４．１５．１６は前記デコードしたデータ信号の出力信
号線である。１７．１８．１９は制御しようとする回路
ブロック群である。

この図（ａ）の従来例では、前記デコート回路１で、入
力信号線５に入力された前記シリアル制御信号と、入力
信号線９に入力された前記シリアルデータ信号と、入力
信号線１３に入力された前記クロック信号に基づいて、
前記シリアルデータ信号をデコードしたデータ信号を出
力配線１４．１５．１６へ出力し、前記回路ブロック群
１７．１８．１９の制御を行うものである。

また、図（ｂ）の従来例では、制御する前記回路ブロッ
ク群１７．１８．１９に複数個の前記デコート回路２．
３．４をそれぞれ配置している。

発明が解決しようとする課題しかしながら、この様な従来の半導体装置では、図（ａ
）のタイプでは前記デコート回路ｌから前記回路ブロッ
ク群１７．１８．１９乞こ対して、前記デコードしたパ
ラレルデータ信号の出力信号線を配線しているので、そ
れらパラレルデータ出力配線がモノリシックな半導体集
積回路−Ｌに占める面積が大きくなる。

また、図（ｂ）のタイプでは、大きな規模のデコード回
路２、；３．４が複数個必要となるという課題がある。

本発明は、前記のような従来のデコート半導体装置の課
題を解決するもので、半導体集積回路上に占める半導体
装置の面積が小さいデコート半導体装置を提供すること
を目的としている。

課題を解決するための手段本発明は、少なくともシリアル制御信号、シリアルデー
タ信号、前記シリアル制御信号及び前記シリアルデータ
信号に同期するクロック信号を入力とし、アドレス信号
、及び前記アドレス信号に同期したデータ信号とを出力
する第１のデコード手段と、前記アドレス信号に基づい
て前記データ信号をデコートする第２のデコート手段と
を備えたことを特徴とするものである。

作用この構成により、前記第１のデコード手段は単体で済む
。また、前記第２のデコート手段は、アドレス信号とデ
ータ信号によりパラレル信号を生成するという小規模な
回路で済み、しかも制御すべき回路ブロック群近傍に配
置できるため、前記デコードしたデータ信号出力用の配
線が最短で済む。

実施例以下、本発明の実施例について、図面を参照しながら説
明する。

第１図は、本発明の一実施例であるデコート半導体装置
を示したものである。

３１は、シリアル制御信号と、シリアルデータ信号と、
前記シリアル制御信号と前記シリアルデータ信号に同期
するクロック信号とを入力し、アドレス信号と前記アド
レス信号に同期したデータ信号とを出力する第１のデコ
ート手段の一例としての第１のデコード回路、３２は前
記シリアル制御信号の入力信号線、３３は前記シリアル
データ信号の入力信号線、３４は前記シリアル制御信号
と前記シリアルデータ信号に同門したクロック信号の入
力信号線、３５は前記アドレス信号の出力信号線、３６
は前記アドレス信号に同門したデータ信号の出力信号線
である。また、３７．３８．３９は前記クロック信号に
同期し、前記アドレス信号に基づいて前記データ信号を
デコードする第２のデコード手段の一例としての第２の
デコード回路群、Ｉ４．１５．１６は前記デコードした
データ信号の出力信号線、１７．１８．１９は制御する
回路ブロック群である。前記りσツク信号入力線３４、
アドレス信号出力線３５、データ出力線３６は、それぞ
れ第２のデコード回路群３７．３８．３９に接続されて
いる。尚、各アドレス信号の出力信号線３５とデータ信
号の出力信号線３６は、一部共有されている。

次ぎに、上記実施例の動作を説明する。

最初に、前記第１のデコード回路３１に、前記シリアル
制御信号を入力信号線３２から、前記シリアルデータ信
号を入力信号線３３から、また、前記クロック信号を入
力信号線３４から入力する。

前記第１のデコード回路３１では、前記アドレス信号を
出力信号線３５から、また、前記アドレス信号に同期し
たデータ信号を出力信号線３６から出力し、前記第２の
デコード回路群３７．３日、３９への入力とする。

次ぎに、前記クロック信号３４に同期した前記第２のデ
コード回路群３７．３８．３９は、前記第１のデコード
回路３１から出力されたアドレス信号に基づいて、前記
アドレス信号に同期したデータ信号をデコードして、出
力信号線１４．１５．１６から出力し、前記回路ブロッ
ク群１７．１８．１９の制御を行う。

以、Ｌのように本実施例によれば、前記第１のデコート
回路３１単体に対して、前記アドレス信号の出力信号線
３５、前記アドレス信号に同門したデータ信号の出力信
号線３６に接続された、小規模の第２のデコート回路３
７．３８．３９群を設けることによって、半導体集積回
路ｔに占めるモノリシックな半導体装置の面積を削減で
きる。また、前記第１のデコート回路に対して、前記ア
ドレス信号の出力用配線と、前記アドレス信号に同期し
たデータ信号の出力用配線を共有して、前記第２のデコ
ード回路群が接続しているので、前記アドレス信号の出
力用配線と、前記データ信号の出力用配線の面積が削減
される。

発明の詳細な説明したところから明らかなように、第１のデコード
回路は単体であって、また、第２のデコード回路群もア
ドレスデコーダとデータをシリアルからパラレルに変換
するだけの小規模な回路で済み、制御する回路ブロック
群近傍に配置できるので、半導体集積回路上に占める半
導体装置の面積を大幅に削減することが可能である。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかるデコード半導体装
置を示すブロック図、第２図（ａ）、（ｂ）は、それぞ
れ従来のデコード半導体装置の構成を示すブロック図で
ある。１．２．３．４・・・従来のデコート回路、５．６．７
．８．３２・・・シリアル制御信号の入力信号線、９．
１０，１１．１２．３３・・・シリアルデータ信号の入
力信号線、１３．３４・・・前記シリアル制御信号と前
記シリアルデータ信号に同期したクロック信号の入力信
号線、１４．１５．１６・・・前記データ信号をデコー
ドした信号の出力信号線、１７．１８．１９・・・回路
ブロック群、３５・・・アドレス信号の出力信号線、３
６・・・前記アドレス信号に同期したデータ信号の出力
信号線、３７．３８．３９・・・第２のデコード回路群
。

Claims

【特許請求の範囲】

（１）少なくともシリアル制御信号、シリアルデータ信
号、前記シリアル制御信号及び前記シリアルデータ信号
に同期するクロック信号を入力とし、アドレス信号、及
び前記アドレス信号に同期したデータ信号とを出力する
第１のデコード手段と、前記アドレス信号に基づいて前
記データ信号をデコードする第２のデコード手段とを備
えたことを特徴とするデコード半導体装置。
（２）第１のデコード手段と前記第２のデコード手段が
同一のモノリシックな半導体集積回路上にあり、同一ク
ロックで動作することを特徴とする請求項１記載のデコ
ード半導体装置。