JPH03232231A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03232231A JPH03232231A JP2027092A JP2709290A JPH03232231A JP H03232231 A JPH03232231 A JP H03232231A JP 2027092 A JP2027092 A JP 2027092A JP 2709290 A JP2709290 A JP 2709290A JP H03232231 A JPH03232231 A JP H03232231A
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- JP
- Japan
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- silicon nitride
- film
- semiconductor device
- nitride film
- interlayer insulating
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
- H10W20/48—Insulating materials thereof
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/40—Encapsulations, e.g. protective coatings characterised by their materials
- H10W74/43—Encapsulations, e.g. protective coatings characterised by their materials comprising oxides, nitrides or carbides, e.g. ceramics or glasses
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的〕
（産業上の利用分野）
この発明は半導体装置に係り、可動イオンやホットエレ
クトロン等の影響を受は易い半導体装置の層間絶縁膜の
構造に関する。
クトロン等の影響を受は易い半導体装置の層間絶縁膜の
構造に関する。
（従来の技術）
半導体装置のファイナルパッシベーション膜（最終保護
膜）として、従来がらＰＳＧ （リン・シリケート・ガ
ラス）膜や、ＰＳＧ膜およびシリコン窒化膜との積層膜
が良く知られている。そして、耐湿性等、信頼性上の観
点から、現在では後者のＰＳＧ膜とシリコン窒化膜によ
る積層膜が多く用−いられている。ところが、紫外線消
去型半導体装置であるＥＦＲＯＭ等では、ファイナルパ
ッシベーション膜にこの積層膜を琳いることはできない
。なぜならば、一般に知られているシリコン窒化膜はほ
とんど紫外線を透過しないからである。
膜）として、従来がらＰＳＧ （リン・シリケート・ガ
ラス）膜や、ＰＳＧ膜およびシリコン窒化膜との積層膜
が良く知られている。そして、耐湿性等、信頼性上の観
点から、現在では後者のＰＳＧ膜とシリコン窒化膜によ
る積層膜が多く用−いられている。ところが、紫外線消
去型半導体装置であるＥＦＲＯＭ等では、ファイナルパ
ッシベーション膜にこの積層膜を琳いることはできない
。なぜならば、一般に知られているシリコン窒化膜はほ
とんど紫外線を透過しないからである。
従って、このような半導体装置では、ファイナルパッシ
ベーション膜としてＰＳＧ膜しか用いることができない
。しかし、近年、トランジスタの微細化に伴い、可動イ
オン等の不純物やホットエレクトロンの影響によるトラ
ンジスタ特性の変動が大きな問題となっている。
ベーション膜としてＰＳＧ膜しか用いることができない
。しかし、近年、トランジスタの微細化に伴い、可動イ
オン等の不純物やホットエレクトロンの影響によるトラ
ンジスタ特性の変動が大きな問題となっている。
第５図に従来のトランジスタの素子構造を示す。
このトランジスタはＰチャネルＭＯＳトランジスタであ
り、従来、このトランジスタは次のような工程により製
造されている。
り、従来、このトランジスタは次のような工程により製
造されている。
まず、Ｎ型半導体基板５１の表面にゲート酸化膜５２を
形成し、続いてポリシリコンゲート５３を周知のＰＥＰ
（写真蝕刻技術）プロセスを用いて形成する。次に、
ポリシリコンゲート５３の側壁部のみに選択的に、例え
ばＣＶＤ酸化膜５４を形成し、その後、ソース、ドレイ
ン領域となるＰ＋型拡散領域５５．５５を上記ＣＶＤ酸
化膜５４の外側部に、例えばイオン注入法等を用いて形
成する。さらに層間絶縁膜としてリンＣＰ）あるいはボ
ロン（Ｂ）を含んだＣＶＤ酸化膜５６を全面に形成し、
さらに上記Ｐ＋型拡散領域５５．５５それぞれの表面に
通じるコンタクトホール５７．５７を開口した後、全面
に配線用の金属膜を蒸着し、これをパターニングしてソ
ース、ドレイン用の電極５８．５８を形成する。続いて
、全面にファイナルパッシベーション膜としてＰＳＧ膜
５９を形成する。。
形成し、続いてポリシリコンゲート５３を周知のＰＥＰ
（写真蝕刻技術）プロセスを用いて形成する。次に、
ポリシリコンゲート５３の側壁部のみに選択的に、例え
ばＣＶＤ酸化膜５４を形成し、その後、ソース、ドレイ
ン領域となるＰ＋型拡散領域５５．５５を上記ＣＶＤ酸
化膜５４の外側部に、例えばイオン注入法等を用いて形
成する。さらに層間絶縁膜としてリンＣＰ）あるいはボ
ロン（Ｂ）を含んだＣＶＤ酸化膜５６を全面に形成し、
さらに上記Ｐ＋型拡散領域５５．５５それぞれの表面に
通じるコンタクトホール５７．５７を開口した後、全面
に配線用の金属膜を蒸着し、これをパターニングしてソ
ース、ドレイン用の電極５８．５８を形成する。続いて
、全面にファイナルパッシベーション膜としてＰＳＧ膜
５９を形成する。。
ところが、このようにして製造された。トランジスタは
、前述のように微細化に伴い、可動イオン等の不純物の
影響を受は易くなる。
、前述のように微細化に伴い、可動イオン等の不純物の
影響を受は易くなる。
一般に、トランジスタの信頼性の目安として高温高湿下
でのストレス試験が良く知られている。
でのストレス試験が良く知られている。
この試験は例えばＰチャネルＭＯＳ）ランジスタの場合
、第６図に示すようにソースＳにＯＶの基準電圧を、ド
レインＤ及びゲートＧには通常動作時よりも大きな電圧
、例えば−６Ｖをそれぞれ印加した状態で、このトラン
ジスタを高温及び多湿の環境に置いて閾値電圧ｖｔｈの
経時特性を測定するものである。第７図は上記のような
構造のトランジスタにストレス試験を行った際の結果を
示すものである。なお、試験条件は温度が８５℃、湿度
が８５％、印加電圧が一６Ｖである。この特性によれば
、始めの２０時間までの間に閾値電圧が大幅に変動する
ことがわかる。二のような閾値電圧の変動は、ファイナ
ルパッシベーション膜としてのＰＳＧ膜の耐湿性が悪い
ことに起因している。すなわち、ＰＳＧ膜は水分を透過
し易く、ＰＳＧ膜の表面もしくは雰囲気中に存在してい
る可動イオン、例えばＮａ＋が水分の侵入に伴ってトラ
ンジスタの内部に入り込む。ストレス試験の際にはトラ
ンジスタのドレイン及びゲートには負極性の電圧が印加
されているため、内部に入り込んだＮａ＋はドレイン及
びゲートに引かれ、ゲート酸化膜との界面に集り、これ
によって閾値電圧が変動する。
、第６図に示すようにソースＳにＯＶの基準電圧を、ド
レインＤ及びゲートＧには通常動作時よりも大きな電圧
、例えば−６Ｖをそれぞれ印加した状態で、このトラン
ジスタを高温及び多湿の環境に置いて閾値電圧ｖｔｈの
経時特性を測定するものである。第７図は上記のような
構造のトランジスタにストレス試験を行った際の結果を
示すものである。なお、試験条件は温度が８５℃、湿度
が８５％、印加電圧が一６Ｖである。この特性によれば
、始めの２０時間までの間に閾値電圧が大幅に変動する
ことがわかる。二のような閾値電圧の変動は、ファイナ
ルパッシベーション膜としてのＰＳＧ膜の耐湿性が悪い
ことに起因している。すなわち、ＰＳＧ膜は水分を透過
し易く、ＰＳＧ膜の表面もしくは雰囲気中に存在してい
る可動イオン、例えばＮａ＋が水分の侵入に伴ってトラ
ンジスタの内部に入り込む。ストレス試験の際にはトラ
ンジスタのドレイン及びゲートには負極性の電圧が印加
されているため、内部に入り込んだＮａ＋はドレイン及
びゲートに引かれ、ゲート酸化膜との界面に集り、これ
によって閾値電圧が変動する。
このような耐湿性の悪さに対し、従来では例えばｒ１９
ｇ２１ＥＥＥ ＰＲＯＣＥＥＤＤＩＮＧ、 ５ＥＣＯＮ
ＤＡＲＹ、 ５ＬＯＷＴＩ？ＡＰＰＩＮＧ−Ａ ＮＥＷ
ＭＯＩＳＴＵＲＥ ＩＮＤＵｃＥＤ ＩＮＳＴＡＢＩ
ＬＩＴＹＰＨＥＮＯＭＥＮＯＮＩＮ ５ＣＡＬＥＤ
０ＭＯ３ＤＥＶＩＣＥＳ、 ＭＯＹＯＲＩｅｔ ａ
ｔ ）に開示されているようなトランジスタ構造が提案
されている。そして、そのプロセスシーケンスをサイド
ウオール構造に用いたものの素子構造を第８図に示す。
ｇ２１ＥＥＥ ＰＲＯＣＥＥＤＤＩＮＧ、 ５ＥＣＯＮ
ＤＡＲＹ、 ５ＬＯＷＴＩ？ＡＰＰＩＮＧ−Ａ ＮＥＷ
ＭＯＩＳＴＵＲＥ ＩＮＤＵｃＥＤ ＩＮＳＴＡＢＩ
ＬＩＴＹＰＨＥＮＯＭＥＮＯＮＩＮ ５ＣＡＬＥＤ
０ＭＯ３ＤＥＶＩＣＥＳ、 ＭＯＹＯＲＩｅｔ ａ
ｔ ）に開示されているようなトランジスタ構造が提案
されている。そして、そのプロセスシーケンスをサイド
ウオール構造に用いたものの素子構造を第８図に示す。
このトランジスタもＰチャネルＭＯＳトランジスタであ
り、このトランジスタは次のような工程で製造されてい
る。
り、このトランジスタは次のような工程で製造されてい
る。
まず、Ｎ型半導体基板５１の表面にゲート酸化膜５２お
よびポリシリコンゲート５３を形成するところまでは第
５図の場合と同様である。次に１５０〜３００人程度の
薄い程度コン窒化膜６０を前記ポリシリコンゲート５３
を覆うように形成する。その後、シリコン窒化膜６０で
覆われたポリシリコンゲート５３の側壁部に選択的に、
例えばＣＶＤ酸化膜５４を形成する。このとき、上記シ
リコン窒化膜６０の終端部はＣＶＤ酸化膜５４の端部に
位置することになる。これ以降の工程は第５図の場合と
同様であり、ソース、ドレイン領域となるＰ＋型拡散領
域５５゜５５、層間絶縁膜としてのＣＶＤ酸化膜５６、
コンタクトホール５７．５７を形成し、ソーース、ドレ
イン用の電極５８．５８を形成してさらにファイナルパ
ッシベーション膜としてのＰＳＧ膜５９を形成する。
よびポリシリコンゲート５３を形成するところまでは第
５図の場合と同様である。次に１５０〜３００人程度の
薄い程度コン窒化膜６０を前記ポリシリコンゲート５３
を覆うように形成する。その後、シリコン窒化膜６０で
覆われたポリシリコンゲート５３の側壁部に選択的に、
例えばＣＶＤ酸化膜５４を形成する。このとき、上記シ
リコン窒化膜６０の終端部はＣＶＤ酸化膜５４の端部に
位置することになる。これ以降の工程は第５図の場合と
同様であり、ソース、ドレイン領域となるＰ＋型拡散領
域５５゜５５、層間絶縁膜としてのＣＶＤ酸化膜５６、
コンタクトホール５７．５７を形成し、ソーース、ドレ
イン用の電極５８．５８を形成してさらにファイナルパ
ッシベーション膜としてのＰＳＧ膜５９を形成する。
このようにして形成されたトランジスタは、少なくとも
ポリシリコンゲート５３の周囲はシリコン窒化膜６０で
覆われているため、耐湿性は第５図の場合よりも改善さ
れていることが予想される。しかしながら、全面がシリ
コン窒化膜６０によって覆われておらず、ゲート部分の
みが覆われているにすぎないので不安が残る。
ポリシリコンゲート５３の周囲はシリコン窒化膜６０で
覆われているため、耐湿性は第５図の場合よりも改善さ
れていることが予想される。しかしながら、全面がシリ
コン窒化膜６０によって覆われておらず、ゲート部分の
みが覆われているにすぎないので不安が残る。
第９図は上記第８図の構造のトランジスタに対し、前記
と同様のストレス試験を行った際の結果を示すものであ
る。なお、この場合の試験条件は第７図と同じである。
と同様のストレス試験を行った際の結果を示すものであ
る。なお、この場合の試験条件は第７図と同じである。
この特性から明らかなように、第８図の構造のトランジ
スタではテスト開始初期では閾値電圧の変動が十分抑え
られているが、約５００時間を経過した辺りから、第５
図の場合より程度は軽いが特性の変動が見られ、耐湿性
に関して十分な対策となっていないことがわがる。
スタではテスト開始初期では閾値電圧の変動が十分抑え
られているが、約５００時間を経過した辺りから、第５
図の場合より程度は軽いが特性の変動が見られ、耐湿性
に関して十分な対策となっていないことがわがる。
一方、従来では、基板上にＭＯＳ）ランジスタを形成し
、ファイナルパッシベーション膜としてＰＳＧ膜とプラ
ズマ−シリコン窒化膜からなる積層膜を用いた半導体装
置が知られている。このような半導体装置ではプラズマ
−シリコン窒化膜を形成する際に、この膜内に５ｉ−Ｈ
が同時に形成されており、前記５ｉ−Ｈからの遊離Ｈ（
水素）が原因でＮチャネルＭＯＳトランジスタの閾値電
圧が変動するという不具合が存在する。
、ファイナルパッシベーション膜としてＰＳＧ膜とプラ
ズマ−シリコン窒化膜からなる積層膜を用いた半導体装
置が知られている。このような半導体装置ではプラズマ
−シリコン窒化膜を形成する際に、この膜内に５ｉ−Ｈ
が同時に形成されており、前記５ｉ−Ｈからの遊離Ｈ（
水素）が原因でＮチャネルＭＯＳトランジスタの閾値電
圧が変動するという不具合が存在する。
（発明が解決しようとする課題）
このようにファイナルパッシベーション膜としてシリコ
ン窒化膜を用いることができない半導体装置では、層間
絶縁膜にシリコン窒化膜を用いることか提案されている
が、従来の構造ではいずれの場合も可動イオン等の不純
物が内部に入り込むことにより信頼性上に問題がある。
ン窒化膜を用いることができない半導体装置では、層間
絶縁膜にシリコン窒化膜を用いることか提案されている
が、従来の構造ではいずれの場合も可動イオン等の不純
物が内部に入り込むことにより信頼性上に問題がある。
また、基板上にＮチャネルＭＯＳトランジスタが形成さ
れ、ファイナルパッシベーション膜としてプラズマ−シ
リコン窒化膜が用いられる半導体装置の場合には、ホッ
トエレクトロンがゲート酸化膜の欠陥中に入り込むこと
により信頼性上に問題がある。
れ、ファイナルパッシベーション膜としてプラズマ−シ
リコン窒化膜が用いられる半導体装置の場合には、ホッ
トエレクトロンがゲート酸化膜の欠陥中に入り込むこと
により信頼性上に問題がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、可動イオン等の不純物やホットエレ
クトロンの影響を受けない半導体装置を提供することに
ある。
あり、その目的は、可動イオン等の不純物やホットエレ
クトロンの影響を受けない半導体装置を提供することに
ある。
［発明の構成コ
（課題を解決するための手段）
この発明の半導体装置は、少なくとも１層のシリコン窒
化膜からなる層間絶縁膜を電極取り出し用のコンタクト
開口部を除く全面に形成してなることを特徴とする。
化膜からなる層間絶縁膜を電極取り出し用のコンタクト
開口部を除く全面に形成してなることを特徴とする。
また、この発明の半導体装置は、紫外線消去型のＭＯＳ
）ランジスタをメモリセルとして備え、少なくとも１層
のシリコン窒化膜からなる層間絶縁膜を電極取り出し用
のコンタクト開口部を除く全面に形成してなることを特
徴とする。
）ランジスタをメモリセルとして備え、少なくとも１層
のシリコン窒化膜からなる層間絶縁膜を電極取り出し用
のコンタクト開口部を除く全面に形成してなることを特
徴とする。
さらに、この発明の半導体装置は、最終保護膜としてプ
ラズマＣＶＤ絶縁膜が設けられ、少なくとも１層のシリ
コン窒化膜からなる層間絶縁膜を電極取り出し用のコン
タクト開口部を除く全面に形成してなることを特徴とす
る。
ラズマＣＶＤ絶縁膜が設けられ、少なくとも１層のシリ
コン窒化膜からなる層間絶縁膜を電極取り出し用のコン
タクト開口部を除く全面に形成してなることを特徴とす
る。
（作用）
シリコン窒化膜からなる層間絶縁膜をコンタクト開口部
を除く全面に形成することにより、基板の大部分が、可
動イオン等の不純物もしくはプラズマＣＶＤ絶縁膜形成
の際に同時に形成される５ｉ−Ｈからのａ離Ｈのブロッ
クとして作用するシリコン窒化膜によって覆われること
になり、閾値電圧の変動を大幅に抑えることができ、信
頼性が大幅に向上する。また、このシリコン窒化膜の膜
厚は１１００ｎ以下と非常に薄いため、紫外線照射を必
要とする、例えばＥＦＲＯＭ等の紫外線消去型半導体素
子が設けられた半導体装置にも使用してもデータの消去
が可能である。
を除く全面に形成することにより、基板の大部分が、可
動イオン等の不純物もしくはプラズマＣＶＤ絶縁膜形成
の際に同時に形成される５ｉ−Ｈからのａ離Ｈのブロッ
クとして作用するシリコン窒化膜によって覆われること
になり、閾値電圧の変動を大幅に抑えることができ、信
頼性が大幅に向上する。また、このシリコン窒化膜の膜
厚は１１００ｎ以下と非常に薄いため、紫外線照射を必
要とする、例えばＥＦＲＯＭ等の紫外線消去型半導体素
子が設けられた半導体装置にも使用してもデータの消去
が可能である。
（実施例）
以下、図面を参照としてこの発明を実施例により説明す
る。
る。
第１図はこの発明をＰチャネルＭＯ５）ランジスタに実
施した場合の素子構造を示す断面図である。このような
構造のトランジスタは次のような工程で製造される。
施した場合の素子構造を示す断面図である。このような
構造のトランジスタは次のような工程で製造される。
すなわち、まずＮ型半導体基板１１の表面にゲート酸化
膜１２を形成する。続いてポリシリコンゲート１３を周
知のＰＥＰ （写真蝕刻技術）プロセスを用いて形成す
る。この後、ポリシリコンゲート１３の側壁部のみに選
択的に、例えばＣＶＤ酸化膜１４を形成する。
膜１２を形成する。続いてポリシリコンゲート１３を周
知のＰＥＰ （写真蝕刻技術）プロセスを用いて形成す
る。この後、ポリシリコンゲート１３の側壁部のみに選
択的に、例えばＣＶＤ酸化膜１４を形成する。
次に、上記ＣＶＤ酸化膜１４の外側部に、例えばイオン
注入法等を用いてソース、ドレイン領域となるＰ゛型拡
散領域１５．１５を形成する。次に全面に例えば１５０
〜３００人（１５〜３０ｎｍ）程度の薄いシリコン窒化
膜１６を形成した後、層間絶縁膜としてリン（Ｐ）ある
いはボロン（Ｂ）を含んだＣＶＤ酸化Ｈ１７を全面に形
成し、続いて上記Ｐ型１拡散領域１５．１５それぞれの
表面に通じるコンタクトホール１８．１ｇを開口した後
、全面に配線用の金属膜、例えばＡＩ（アルミニウム）
膜を蒸着し、これをパターニングしてソース、ドレイン
用の電極１９．１９を形成する。続いて、全面にファイ
ナルパッシベーション膜として、例えばＰＳＧ膜、ＢＰ
ＳＧ （ボロン・リン・シリケート・ガラス）膜等から
なる積層膜２０を形成することにより完成する。
注入法等を用いてソース、ドレイン領域となるＰ゛型拡
散領域１５．１５を形成する。次に全面に例えば１５０
〜３００人（１５〜３０ｎｍ）程度の薄いシリコン窒化
膜１６を形成した後、層間絶縁膜としてリン（Ｐ）ある
いはボロン（Ｂ）を含んだＣＶＤ酸化Ｈ１７を全面に形
成し、続いて上記Ｐ型１拡散領域１５．１５それぞれの
表面に通じるコンタクトホール１８．１ｇを開口した後
、全面に配線用の金属膜、例えばＡＩ（アルミニウム）
膜を蒸着し、これをパターニングしてソース、ドレイン
用の電極１９．１９を形成する。続いて、全面にファイ
ナルパッシベーション膜として、例えばＰＳＧ膜、ＢＰ
ＳＧ （ボロン・リン・シリケート・ガラス）膜等から
なる積層膜２０を形成することにより完成する。
このような構造のＭＯＳトランジスタでは、可動イオン
等の不純物を含む水分をブロックするシリコン窒化膜１
６が基板の大部分を覆っているので、従来に比べて可動
イオン等の不純物のゲート酸化膜１２への侵入が少なく
なる。
等の不純物を含む水分をブロックするシリコン窒化膜１
６が基板の大部分を覆っているので、従来に比べて可動
イオン等の不純物のゲート酸化膜１２への侵入が少なく
なる。
第２図は上記第１図のような構造のＭＯＳ）ランジスタ
に対し前記と同様のストレス試験を行った際の結果を示
すものである。なお、この場合の試験条件は前記と同様
に、温度が８５℃、湿度が８５％、印加電圧が一６ｖで
ある。この試験結果より、トランジスタのほぼ全面を覆
うように薄いシリコン窒化膜１６を形成したことにより
、耐湿性が良好となっていることがわかる。
に対し前記と同様のストレス試験を行った際の結果を示
すものである。なお、この場合の試験条件は前記と同様
に、温度が８５℃、湿度が８５％、印加電圧が一６ｖで
ある。この試験結果より、トランジスタのほぼ全面を覆
うように薄いシリコン窒化膜１６を形成したことにより
、耐湿性が良好となっていることがわかる。
また、このシリコン窒化膜１６の膜厚は１５０〜３００
人（１５〜３０ｎｍ）程度と薄いため、紫外線を照射し
た場合に十分に透過する。このため、紫外線照射を必要
とする例えばＥＦＲＯＭ等の紫外線消去型半導体素子が
設けられた半導体装置にも使用か可能である。なお、こ
のシリコン窒化膜１６の膜厚が１０００人（１００ｎｍ
）以下であれば、紫外線を十分に透過することが確認さ
れている。
人（１５〜３０ｎｍ）程度と薄いため、紫外線を照射し
た場合に十分に透過する。このため、紫外線照射を必要
とする例えばＥＦＲＯＭ等の紫外線消去型半導体素子が
設けられた半導体装置にも使用か可能である。なお、こ
のシリコン窒化膜１６の膜厚が１０００人（１００ｎｍ
）以下であれば、紫外線を十分に透過することが確認さ
れている。
ところで、この実施例において、シリコン窒化膜１６と
その上部に形成されたＣＶＤ酸化膜１７とは層間絶縁膜
を構成しており、シリコン窒化膜１６がこの層間絶縁膜
の最下層に位置していることもこの実施例装置の特徴の
一つである。すなわち、不純物の侵入を防ぐため、表面
からそのシリコン窒化膜までの不純物の侵入経路を長く
し、シリコン窒化膜上の不純物濃度を低くする。これに
より、不純物の影響を受けない信頼性の高い半導体装置
を得ることができる。また、このために、シリコン窒化
膜は、層間絶縁膜の最下層に位置させる必要がある。
その上部に形成されたＣＶＤ酸化膜１７とは層間絶縁膜
を構成しており、シリコン窒化膜１６がこの層間絶縁膜
の最下層に位置していることもこの実施例装置の特徴の
一つである。すなわち、不純物の侵入を防ぐため、表面
からそのシリコン窒化膜までの不純物の侵入経路を長く
し、シリコン窒化膜上の不純物濃度を低くする。これに
より、不純物の影響を受けない信頼性の高い半導体装置
を得ることができる。また、このために、シリコン窒化
膜は、層間絶縁膜の最下層に位置させる必要がある。
第３図はこの発明をＥＦＲＯＭ等の紫外線消去型半導体
素子が設けられた半導体装置に実施した場合の素子構造
を示す断面図である。一般にＥＦＲＯＭではメモリセル
アレイ内のメモリセルがＮチャネルのＭＯＳトランジス
タで構成されており、図中の右側には周辺回路内の通常
のＰチャネルＭＯＳトランジスタＱ１が、左側にはメモ
リセルアレイ内のＮチャネルの紫外線消去型ＭＯＳトラ
ンジスタＱ２がそれぞれ形成されている。そして、Ｐチ
ャネルＭＯＳトランジスタＱ１は、前記第１図のものと
同様に構成されている。
素子が設けられた半導体装置に実施した場合の素子構造
を示す断面図である。一般にＥＦＲＯＭではメモリセル
アレイ内のメモリセルがＮチャネルのＭＯＳトランジス
タで構成されており、図中の右側には周辺回路内の通常
のＰチャネルＭＯＳトランジスタＱ１が、左側にはメモ
リセルアレイ内のＮチャネルの紫外線消去型ＭＯＳトラ
ンジスタＱ２がそれぞれ形成されている。そして、Ｐチ
ャネルＭＯＳトランジスタＱ１は、前記第１図のものと
同様に構成されている。
一方、メモリセルアレイ内の紫外線消去型ＭＯ５Ｉ−ラ
ンジスタＱ２は、Ｎ型半導体基板１１上に形成されたＰ
型のウェル領域２１内に形成されている。このトランジ
スタＱ２では、前記ポリシリコン層−）１３がコントロ
ールゲートとなり、その下部には、ＰＥＰプロセスによ
り、ゲート酸化膜２２上に第１層目のポリシリコン層か
らなるポリシリコンゲート２３が形成されている。この
ポリシリコンゲート２３はフローティングゲートとして
使用される。また、Ｐ型のウェル領域２１内にはこのト
ランジスタのソース、ドレイン領域となるＮ＋型拡散領
域２４．２４が形成されている。従って、例えばＰチャ
ネルＭＯＳ）ランシスターＱ１のポリシリコンゲート１
３及び紫外線消去型ＭＯＳトランジスタＱ２のポリシリ
コンゲート１３を同一層のポリシリコン層を用いて形成
するためには、共に第２層目のポリシリコン層を用いる
ことになる。
ンジスタＱ２は、Ｎ型半導体基板１１上に形成されたＰ
型のウェル領域２１内に形成されている。このトランジ
スタＱ２では、前記ポリシリコン層−）１３がコントロ
ールゲートとなり、その下部には、ＰＥＰプロセスによ
り、ゲート酸化膜２２上に第１層目のポリシリコン層か
らなるポリシリコンゲート２３が形成されている。この
ポリシリコンゲート２３はフローティングゲートとして
使用される。また、Ｐ型のウェル領域２１内にはこのト
ランジスタのソース、ドレイン領域となるＮ＋型拡散領
域２４．２４が形成されている。従って、例えばＰチャ
ネルＭＯＳ）ランシスターＱ１のポリシリコンゲート１
３及び紫外線消去型ＭＯＳトランジスタＱ２のポリシリ
コンゲート１３を同一層のポリシリコン層を用いて形成
するためには、共に第２層目のポリシリコン層を用いる
ことになる。
このようにコンタクトホール１８． ＋８の部分を除く
全面にシリコン窒化膜１６が形成されていても、このシ
リコン窒化膜１６の膜厚を１５０〜３００人（１５〜３
０ ｎ ｍ）程度と薄くしておけば、紫外線を照射した
場合でも十分に透過し、データ書き込みの際に注入され
たエレクトロンはフローティングゲートから放出される
。なお、この実施例の場合にも、トランジスタのほぼ全
面を覆うようにシリコン窒化膜工６を形成したことによ
り、耐湿性が良好となり、閾値電圧の変動を低く抑える
ことができ、信頼性の向上を図ることができる。また、
この実施例の場合にも、層間絶縁膜を構成するシリコン
窒化膜１６が層間絶縁膜の最下層に位置しているため、
前記と同様の理由により、不純物の影響を受けない信頼
性の高い半導体装置を得ることができる。
全面にシリコン窒化膜１６が形成されていても、このシ
リコン窒化膜１６の膜厚を１５０〜３００人（１５〜３
０ ｎ ｍ）程度と薄くしておけば、紫外線を照射した
場合でも十分に透過し、データ書き込みの際に注入され
たエレクトロンはフローティングゲートから放出される
。なお、この実施例の場合にも、トランジスタのほぼ全
面を覆うようにシリコン窒化膜工６を形成したことによ
り、耐湿性が良好となり、閾値電圧の変動を低く抑える
ことができ、信頼性の向上を図ることができる。また、
この実施例の場合にも、層間絶縁膜を構成するシリコン
窒化膜１６が層間絶縁膜の最下層に位置しているため、
前記と同様の理由により、不純物の影響を受けない信頼
性の高い半導体装置を得ることができる。
第４図はこの発明をＬＤＤ構造のＮチャネルＭＯＳトラ
ンジスタに実施した場合の素子構造を示す断面図である
。このような構造のトランジスタは次のような工程で製
造される。
ンジスタに実施した場合の素子構造を示す断面図である
。このような構造のトランジスタは次のような工程で製
造される。
すなわち、まずＰ型半導体基板３１の表面にゲト酸化膜
３２を形成する。続いてポリシリコンゲート３３を周知
のＰＥＰプロセスを用いて形成する。
３２を形成する。続いてポリシリコンゲート３３を周知
のＰＥＰプロセスを用いて形成する。
その後、例えばイオン注入法等を用いて低濃度のノース
、ドレイン領域となるＮ−型拡散領域３４゜３４を形成
し、さらに、ポリシリコンゲート３３の側壁部のみに選
択的に、例えばＣＶＤ酸化膜３５を形成する。
、ドレイン領域となるＮ−型拡散領域３４゜３４を形成
し、さらに、ポリシリコンゲート３３の側壁部のみに選
択的に、例えばＣＶＤ酸化膜３５を形成する。
次に、上記ＣＶＤ酸化膜３５の外側部に、例えばイオン
注入法等を用いて高濃度のソース、ドレイン領域となる
Ｎ゛型拡散鎮域３Ｂ、 ３６を形成する。
注入法等を用いて高濃度のソース、ドレイン領域となる
Ｎ゛型拡散鎮域３Ｂ、 ３６を形成する。
次に全面に例えば１５０〜３００人（１５〜３０ｎｍ）
程度の薄いシリコン窒化膜３７を形成した後、層間絶縁
膜としてリン（Ｐ）あるいはボロン（Ｂ）を含んだＣＶ
Ｄ酸化膜３８を全面に形成し、続いて上記Ｎ型１拡散領
域３６．３６それぞれの表面に通じるコンタクトホール
３９．３９を開口した後、全面に配線用の金属膜、例え
ばＡｔ膜を蒸着し、これをバターニングしてソース、ド
レイン用の電極４０゜４０を形成する。続いて、全面に
ファイナルパッシベーション膜として、例えばＰＳＧ膜
４１及びプラズマ−シリコン窒化膜４２を順次形成する
ことにより完成する。
程度の薄いシリコン窒化膜３７を形成した後、層間絶縁
膜としてリン（Ｐ）あるいはボロン（Ｂ）を含んだＣＶ
Ｄ酸化膜３８を全面に形成し、続いて上記Ｎ型１拡散領
域３６．３６それぞれの表面に通じるコンタクトホール
３９．３９を開口した後、全面に配線用の金属膜、例え
ばＡｔ膜を蒸着し、これをバターニングしてソース、ド
レイン用の電極４０゜４０を形成する。続いて、全面に
ファイナルパッシベーション膜として、例えばＰＳＧ膜
４１及びプラズマ−シリコン窒化膜４２を順次形成する
ことにより完成する。
この実施例の半導体装置では、ファイナルパッシベーシ
ョン膜としてプラズマ−シリコン窒化膜を形成するよう
にしている。このため、従来例で説明したように、プラ
ズマ−シリコン窒化膜を形成する際に、この膜内に５ｉ
−Ｈが同時に形成され、その後、Ｈが遊離する二とにな
る。ところが、この実施例の場合には、コンタクトホー
ル３９．３９の部分を除く全面にシリコン窒化膜３７が
形成されているので、５ｉ−Ｈからの遊離Ｈがこのシリ
コン窒化膜３７でブロックされ、ゲート酸化膜３２に入
り込むことがなくなる。この結果、このＭＯＳトランジ
スタの動作時に、ドレイン電流が流れることによってチ
ャネル領域にホットエレクトロンとホールが形成された
としても、ゲート酸化膜３２の界面に集るホットエレク
トロンの量が極めて少なくなり、閾値電圧の変動が防止
できる。さらに、この実施例の場合にも、層間絶縁膜を
構成するシリコン窒化膜３７が層間絶縁膜の最下層に位
置しているため、前記と同様の理由により、不純物の影
響を受けない信頼性の高い半導体装置を得ることができ
る。
ョン膜としてプラズマ−シリコン窒化膜を形成するよう
にしている。このため、従来例で説明したように、プラ
ズマ−シリコン窒化膜を形成する際に、この膜内に５ｉ
−Ｈが同時に形成され、その後、Ｈが遊離する二とにな
る。ところが、この実施例の場合には、コンタクトホー
ル３９．３９の部分を除く全面にシリコン窒化膜３７が
形成されているので、５ｉ−Ｈからの遊離Ｈがこのシリ
コン窒化膜３７でブロックされ、ゲート酸化膜３２に入
り込むことがなくなる。この結果、このＭＯＳトランジ
スタの動作時に、ドレイン電流が流れることによってチ
ャネル領域にホットエレクトロンとホールが形成された
としても、ゲート酸化膜３２の界面に集るホットエレク
トロンの量が極めて少なくなり、閾値電圧の変動が防止
できる。さらに、この実施例の場合にも、層間絶縁膜を
構成するシリコン窒化膜３７が層間絶縁膜の最下層に位
置しているため、前記と同様の理由により、不純物の影
響を受けない信頼性の高い半導体装置を得ることができ
る。
なお、この発明は上記の各実施例に限定されるものでは
なく種々の変形か可能であることはいうまでもない。例
えば、上記実施例ではソース、ドレイン用の電極をＡＩ
を用いて構成する場合について説明したか、これはその
他の金属、例えばＷ。
なく種々の変形か可能であることはいうまでもない。例
えば、上記実施例ではソース、ドレイン用の電極をＡＩ
を用いて構成する場合について説明したか、これはその
他の金属、例えばＷ。
Ａｕ等を用いるようにしてもよい。さらに、上記各実施
例ではポリシリコンゲートの側壁部に選択的にＣＶＤ酸
化膜、いわゆるサイドウオールを形成する場合について
説明したが、これは必ずしも形成する必要はない。
例ではポリシリコンゲートの側壁部に選択的にＣＶＤ酸
化膜、いわゆるサイドウオールを形成する場合について
説明したが、これは必ずしも形成する必要はない。
［発明の効果］
以上説明したようにこの発明１こ−よれば、可動イオン
等の不純物やホットエレクトロンの影響を受けない半導
体装置を提供することができる。
等の不純物やホットエレクトロンの影響を受けない半導
体装置を提供することができる。
第１図はこの発明の第１の実施例による半導体装置の構
成を示す断面図、第２図は上記実施例装置のストレス試
験結果を示す特性図、第３図はこの発明の第２の実施例
による半導体装置の構成を示す断面図、第４図はこの発
明の第３の実施例による半導体装置の構成を示す断面図
、第５図は従来の半導体装置の構成を示す断面図、第６
図はストレス試験を行う際の試験回路を示す図、第７図
は上記第５図の従来装置のストレス試験結果を示す特性
図、第８図は上記とは異なる従来の半導体装置の構成を
示す断面図、第９図は上記第８図の従来装置のストレス
試験結果を示す特性図である。 １１・・・Ｎ型半導体基板、１２・・・ゲート酸化膜、
１３・・・ポリシリコンゲート、１４・・・ＣＶＤ酸化
膜、１５・・・Ｐ゛型拡散領域、１６・・・シリコン窒
化膜、１７・・・ＣＶＤ酸化膜、１８・・・コンタクト
ホール、１９・・・ソース、ドレイン用の電極、２０・
・・積層膜、２１・・・Ｐ型のウェル領域、２２・・・
ゲート酸化膜、２３・・・ポリシリコンゲート、２４・
・・Ｎ＋型被拡散領域３１・・・Ｐ型半導体基板、３２
・・・ゲート酸化膜、３３・・・ポリシリコンゲート、
３４・・・Ｎ−型拡散領域、３５・・・ＣＶＤ酸化膜、
３６・・・Ｎ＋型被拡散領域３７・・・シリコン窒化膜
、３８・・・ＣＶＤ酸化膜、３９・・・コンタクトホー
ル、４０・・・ソース、ドレイン用の電極、４１・・・
ＰＳＧ膜、４２・・・プラズマ−シリコン窒化膜。
成を示す断面図、第２図は上記実施例装置のストレス試
験結果を示す特性図、第３図はこの発明の第２の実施例
による半導体装置の構成を示す断面図、第４図はこの発
明の第３の実施例による半導体装置の構成を示す断面図
、第５図は従来の半導体装置の構成を示す断面図、第６
図はストレス試験を行う際の試験回路を示す図、第７図
は上記第５図の従来装置のストレス試験結果を示す特性
図、第８図は上記とは異なる従来の半導体装置の構成を
示す断面図、第９図は上記第８図の従来装置のストレス
試験結果を示す特性図である。 １１・・・Ｎ型半導体基板、１２・・・ゲート酸化膜、
１３・・・ポリシリコンゲート、１４・・・ＣＶＤ酸化
膜、１５・・・Ｐ゛型拡散領域、１６・・・シリコン窒
化膜、１７・・・ＣＶＤ酸化膜、１８・・・コンタクト
ホール、１９・・・ソース、ドレイン用の電極、２０・
・・積層膜、２１・・・Ｐ型のウェル領域、２２・・・
ゲート酸化膜、２３・・・ポリシリコンゲート、２４・
・・Ｎ＋型被拡散領域３１・・・Ｐ型半導体基板、３２
・・・ゲート酸化膜、３３・・・ポリシリコンゲート、
３４・・・Ｎ−型拡散領域、３５・・・ＣＶＤ酸化膜、
３６・・・Ｎ＋型被拡散領域３７・・・シリコン窒化膜
、３８・・・ＣＶＤ酸化膜、３９・・・コンタクトホー
ル、４０・・・ソース、ドレイン用の電極、４１・・・
ＰＳＧ膜、４２・・・プラズマ−シリコン窒化膜。
Claims (12)
- （１）少なくとも１層のシリコン窒化膜からなる層間絶
縁膜を電極取り出し用のコンクタト開口部を除く全面に
形成してなることを特徴とする半導体装置。 - （２）前記シリコン窒化膜が前記層間絶縁膜の最下層に
位置していることを特徴とする請求項１記載の半導体装
置。 - （３）前記シリコン窒化膜の膜厚が１００ｎｍ以下であ
ることを特徴とする請求項１記載の半導体装置。 - （４）サイドウォール構造を持つトランジスタを少なく
とも１つ以上含み、少なくとも１層のシリコン窒化膜か
らなる層間絶縁膜を電極取り出し用のコンクタト開口部
を除く全面に形成してなることを特徴とする半導体装置
。 - （５）前記シリコン窒化膜が前記層間絶縁膜の最下層に
位置していることを特徴とする請求項４記載の半導体装
置。 - （６）前記シリコン窒化膜の膜厚が１００ｎｍ以下であ
ることを特徴とする請求項４記載の半導体装置。 - （７）紫外線消去型のＭＯＳトランジスタをメモリセル
として備え、少なくとも１層のシリコン窒化膜からなる
層間絶縁膜を電極取り出し用のコンクタト開口部を除く
全面に形成してなることを特徴とする半導体装置。 - （８）前記シリコン窒化膜が前記層間絶縁膜の最下層に
位置していることを特徴とする請求項７記載の半導体装
置。 - （９）前記シリコン窒化膜の膜厚が１００ｎｍ以下であ
ることを特徴とする請求項７記載の半導体装置。 - （１０）最終保護膜としてプラズマＣＶＤ絶縁膜が設け
られ、少なくとも１層のシリコン窒化膜からなる層間絶
縁膜を電極取り出し用のコンクタト開口部を除く全面に
形成してなることを特徴とする半導体装置。 - （１１）前記シリコン窒化膜が前記層間絶縁膜の最下層
に位置していることを特徴とする請求項１０記載の半導
体装置。 - （１２）前記シリコン窒化膜の膜厚が１００ｎｍ以下で
あることを特徴とする請求項１０記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027092A JPH03232231A (ja) | 1990-02-08 | 1990-02-08 | 半導体装置 |
| KR1019910002123A KR910016103A (ko) | 1990-02-08 | 1991-02-08 | 반도체장치 |
| EP19910101762 EP0441392A3 (en) | 1990-02-08 | 1991-02-08 | Mos type semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027092A JPH03232231A (ja) | 1990-02-08 | 1990-02-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03232231A true JPH03232231A (ja) | 1991-10-16 |
Family
ID=12211435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2027092A Pending JPH03232231A (ja) | 1990-02-08 | 1990-02-08 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0441392A3 (ja) |
| JP (1) | JPH03232231A (ja) |
| KR (1) | KR910016103A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04186675A (ja) * | 1990-11-16 | 1992-07-03 | Matsushita Electron Corp | 半導体装置 |
| US6156172A (en) * | 1997-06-02 | 2000-12-05 | Sadao Kadkura | Facing target type sputtering apparatus |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4340040B2 (ja) * | 2002-03-28 | 2009-10-07 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5649570A (en) * | 1979-09-28 | 1981-05-06 | Hitachi Ltd | Semiconductor memory and its manufacturing process |
| JPS61133656A (ja) * | 1984-12-03 | 1986-06-20 | Hitachi Ltd | 半導体装置およびその製造方法 |
| DE3856418T2 (de) * | 1987-03-04 | 2001-03-01 | Advanced Micro Devices, Inc. | Passivationsschicht für integrierte Schaltungsstruktur |
| JPH0687483B2 (ja) * | 1988-02-13 | 1994-11-02 | 株式会社東芝 | 半導体装置 |
| US4982250A (en) * | 1989-01-04 | 1991-01-01 | Motorola, Inc. | Mosture barrier for floating gate transistors |
-
1990
- 1990-02-08 JP JP2027092A patent/JPH03232231A/ja active Pending
-
1991
- 1991-02-08 EP EP19910101762 patent/EP0441392A3/en not_active Withdrawn
- 1991-02-08 KR KR1019910002123A patent/KR910016103A/ko not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04186675A (ja) * | 1990-11-16 | 1992-07-03 | Matsushita Electron Corp | 半導体装置 |
| US6156172A (en) * | 1997-06-02 | 2000-12-05 | Sadao Kadkura | Facing target type sputtering apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0441392A2 (en) | 1991-08-14 |
| KR910016103A (ko) | 1991-09-30 |
| EP0441392A3 (en) | 1991-10-16 |
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