JPH03233638A - メモリエラー情報収集方式 - Google Patents
メモリエラー情報収集方式Info
- Publication number
- JPH03233638A JPH03233638A JP2030126A JP3012690A JPH03233638A JP H03233638 A JPH03233638 A JP H03233638A JP 2030126 A JP2030126 A JP 2030126A JP 3012690 A JP3012690 A JP 3012690A JP H03233638 A JPH03233638 A JP H03233638A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- bit
- register
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリエラー情報収集方式、特にコンピュータ
における情報のバッファとして用いられるメモリのメモ
リエラー情報収集方式に関する。
における情報のバッファとして用いられるメモリのメモ
リエラー情報収集方式に関する。
従来、この種のメモリエラー情報収集方式は、メモリに
格納されたパリティ部を含むデータを、メモリのアドレ
スごとに中央処理装置のレジスタに読出し、このデータ
をパリティチェック単位にプログラム処理によってエラ
ーの有無を検査する方式をとっている。
格納されたパリティ部を含むデータを、メモリのアドレ
スごとに中央処理装置のレジスタに読出し、このデータ
をパリティチェック単位にプログラム処理によってエラ
ーの有無を検査する方式をとっている。
上述の、メモリエラー情報収集方式は、一般に、アドレ
スごとのメモリデータがｎビットのデータに１ビツトの
パリティビットを付加したパリティチェック単位の複数
倍から構成されているので、プログラムではパリティチ
ェック単位に排他的論理和演算を行なうことでエラーを
検出している。従ってアドレスごとのメモリデータのエ
ラー検出には上記の演算を複数回繰返すことになり、多
くの処理時間を要するという問題点かある。特に、最近
処理の高速化を計るために多くのバッファメモリを使用
しつつあるが、総合的な高速化を得るためにはエラー処
理、中でもメモリエラー情報を迅速に入手する必要があ
るという問題点を有している 〔課題を解決するための手段〕 本発明のメモリエラー情報収集方式は、複数のアドレス
を有する第１の記憶手段のアドレスを指定して読出され
たデータの全ビットをビット並列に格納し、ビット直列
に読出すことのできる第２の記憶手段を有するコンピュ
ータにおいて、第２の記憶手段からビット並列に読出さ
れた全ビットをパリティチェック単位にエラーチェック
を行なう複数のエラーチェック回路と、この複数のエラ
ーチェック回路の出力の論理和出力を前記第２の記憶手
段のシフトイン入力として与える１ビットメモリとを有
することにより構成される。
スごとのメモリデータがｎビットのデータに１ビツトの
パリティビットを付加したパリティチェック単位の複数
倍から構成されているので、プログラムではパリティチ
ェック単位に排他的論理和演算を行なうことでエラーを
検出している。従ってアドレスごとのメモリデータのエ
ラー検出には上記の演算を複数回繰返すことになり、多
くの処理時間を要するという問題点かある。特に、最近
処理の高速化を計るために多くのバッファメモリを使用
しつつあるが、総合的な高速化を得るためにはエラー処
理、中でもメモリエラー情報を迅速に入手する必要があ
るという問題点を有している 〔課題を解決するための手段〕 本発明のメモリエラー情報収集方式は、複数のアドレス
を有する第１の記憶手段のアドレスを指定して読出され
たデータの全ビットをビット並列に格納し、ビット直列
に読出すことのできる第２の記憶手段を有するコンピュ
ータにおいて、第２の記憶手段からビット並列に読出さ
れた全ビットをパリティチェック単位にエラーチェック
を行なう複数のエラーチェック回路と、この複数のエラ
ーチェック回路の出力の論理和出力を前記第２の記憶手
段のシフトイン入力として与える１ビットメモリとを有
することにより構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図で、データを格
納するメモリ１０、シフトレジスタからなるレジスタ１
、レジスタ１にパリティチェック単位に接続された排他
的論理和回路２１，２２゜２３．２４、排他的論理和回
路２１．〜２４の出力に接続された論理和回路３、論理
和回路３の出力をレジスタ１にシフトインする１ビット
メモリ４から構成されている。メモリ１０はエリア１０
１．１０３，１０５．１０７のそれぞれに複数のｎビッ
トからなるデータが格納され、それぞれに対応してエリ
ア１０２，１０４，１０６゜１０８に１ビツトのパリテ
ィビットが格納される。シフトレジスタ１は並列セット
信号線１１の入力により、メモリ１０からアドレスが指
定されて読出されたデータを並列に取込み、シフト信号
線１２から入力されるシフト信号ごとにシフトインデー
タ線１３から１ビツトのデータを取込み、シフトアウト
データ線から先頭ビットのデータを出力する。１ビット
メモリ４は論理和回路３の出力を記憶して、このデータ
をシフトインデータ線１３に出力する。
納するメモリ１０、シフトレジスタからなるレジスタ１
、レジスタ１にパリティチェック単位に接続された排他
的論理和回路２１，２２゜２３．２４、排他的論理和回
路２１．〜２４の出力に接続された論理和回路３、論理
和回路３の出力をレジスタ１にシフトインする１ビット
メモリ４から構成されている。メモリ１０はエリア１０
１．１０３，１０５．１０７のそれぞれに複数のｎビッ
トからなるデータが格納され、それぞれに対応してエリ
ア１０２，１０４，１０６゜１０８に１ビツトのパリテ
ィビットが格納される。シフトレジスタ１は並列セット
信号線１１の入力により、メモリ１０からアドレスが指
定されて読出されたデータを並列に取込み、シフト信号
線１２から入力されるシフト信号ごとにシフトインデー
タ線１３から１ビツトのデータを取込み、シフトアウト
データ線から先頭ビットのデータを出力する。１ビット
メモリ４は論理和回路３の出力を記憶して、このデータ
をシフトインデータ線１３に出力する。
以上の構成で、図示されていない中央処理装置でエラー
が検出されたとき、プログラムによりメモリ１０のアド
レスを設定してアドレスをアドレス信号線１１０に与え
、並列セット信号線１１にセット信号を与えてメモリの
内容をレジスタ１にセットする。レジスタ１にセットさ
れたデータはパリティチェック単位に排他的論理和回路
２１、〜２４により排他的論理和がとられ、何れか一つ
からでもエラーを示す“１′°が出力されれば、この値
が１ビットメモリ４にセットされる。
が検出されたとき、プログラムによりメモリ１０のアド
レスを設定してアドレスをアドレス信号線１１０に与え
、並列セット信号線１１にセット信号を与えてメモリの
内容をレジスタ１にセットする。レジスタ１にセットさ
れたデータはパリティチェック単位に排他的論理和回路
２１、〜２４により排他的論理和がとられ、何れか一つ
からでもエラーを示す“１′°が出力されれば、この値
が１ビットメモリ４にセットされる。
そこで、シフト信号線１２にレジスタ１のビ・ント長＋
１ビットの数のシフト信号を与えることにより、シフト
アウトデータ線１４からレジスタの内容に続いて、エラ
ーの有無を示す情報が出力される。
１ビットの数のシフト信号を与えることにより、シフト
アウトデータ線１４からレジスタの内容に続いて、エラ
ーの有無を示す情報が出力される。
以上説明したように本発明は、メモリの読出しデータを
保持するシフトレジスタと、このシフトレジスタに保持
されたデータのエラーを検出する検出回路の出力をシフ
トレジスタの末尾に接続することで、中央処理装置で、
レジスタ内のデータをプログラムにより演算して判定す
ることなしにエラーの結果が得られ、処理の高速化がは
かれるという効果がある。
保持するシフトレジスタと、このシフトレジスタに保持
されたデータのエラーを検出する検出回路の出力をシフ
トレジスタの末尾に接続することで、中央処理装置で、
レジスタ内のデータをプログラムにより演算して判定す
ることなしにエラーの結果が得られ、処理の高速化がは
かれるという効果がある。
第１図は本発明の一実施例のブロック図である。
１・・・レジスタ、３・・・論理和回路、４・・・１ビ
ットメモリ、１０・・・メモリ、２１．２２〜２４・・
・排他的論理和回路。
ットメモリ、１０・・・メモリ、２１．２２〜２４・・
・排他的論理和回路。
Claims (1)
- 複数のアドレスを有する第１の記憶手段のアドレスを
指定して読出されたデータの全ビットをビット並列に格
納し、ビット直列に読出すことのできる第２の記憶手段
を有するコンピュータにおいて、第２の記憶手段からビ
ット並列に読出された全ビットをパリテイチェック単位
にエラーチェックを行なう複数のエラーチェック回路と
、この複数のエラーチェック回路の出力の論理和出力を
前記第２の記憶手段のシフトイン入力として与える１ビ
ットメモリとを有することを特徴とするメモリエラー情
報収集方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030126A JPH03233638A (ja) | 1990-02-08 | 1990-02-08 | メモリエラー情報収集方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030126A JPH03233638A (ja) | 1990-02-08 | 1990-02-08 | メモリエラー情報収集方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03233638A true JPH03233638A (ja) | 1991-10-17 |
Family
ID=12295084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030126A Pending JPH03233638A (ja) | 1990-02-08 | 1990-02-08 | メモリエラー情報収集方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03233638A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011521397A (ja) * | 2008-05-16 | 2011-07-21 | フュージョン−アイオー・インコーポレーテッド | 故障したデータ記憶機構を検出し、置き換えるための装置、システム及び方法 |
-
1990
- 1990-02-08 JP JP2030126A patent/JPH03233638A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011521397A (ja) * | 2008-05-16 | 2011-07-21 | フュージョン−アイオー・インコーポレーテッド | 故障したデータ記憶機構を検出し、置き換えるための装置、システム及び方法 |
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