JPH03233742A - データチェック方式 - Google Patents
データチェック方式Info
- Publication number
- JPH03233742A JPH03233742A JP2030366A JP3036690A JPH03233742A JP H03233742 A JPH03233742 A JP H03233742A JP 2030366 A JP2030366 A JP 2030366A JP 3036690 A JP3036690 A JP 3036690A JP H03233742 A JPH03233742 A JP H03233742A
- Authority
- JP
- Japan
- Prior art keywords
- data
- check
- address
- error
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
プロセッサＣＰＵが処理するためデータ記憶部に設定さ
れたデータの正当性をチェックするデータエラーチェッ
ク方式に関し、 ＣＰＵが処理するデータ量が増大しても該データを記憶
する記憶部の実データのエラーを高速でチェックできる
データチェック方式を目的とし、プロセッサＣＰＵを介
さず、バスを介してアクセス先の記憶部との間で直接に
アドレスを発生しデータを転送するＤＭ＾制御部と、該
ＤＭＡ１１１ｇ部によりアドレスを発生し該バス上に記
憶部からデータを読み込んだデータを加算するチェック
回路を設け、前記プロセッサＣＰＵが該チェック回路の
今回の加算値を読み込み、前回の加算値との比較により
記憶部への設定データのエラーの有無のチェックを行う
ように構成する。
れたデータの正当性をチェックするデータエラーチェッ
ク方式に関し、 ＣＰＵが処理するデータ量が増大しても該データを記憶
する記憶部の実データのエラーを高速でチェックできる
データチェック方式を目的とし、プロセッサＣＰＵを介
さず、バスを介してアクセス先の記憶部との間で直接に
アドレスを発生しデータを転送するＤＭ＾制御部と、該
ＤＭＡ１１１ｇ部によりアドレスを発生し該バス上に記
憶部からデータを読み込んだデータを加算するチェック
回路を設け、前記プロセッサＣＰＵが該チェック回路の
今回の加算値を読み込み、前回の加算値との比較により
記憶部への設定データのエラーの有無のチェックを行う
ように構成する。
本発明はプロセッサＣＰＵが記憶部のデータを処理する
際に該データの正当性をチエ・ツクするデータチェック
方式に関する。
際に該データの正当性をチエ・ツクするデータチェック
方式に関する。
近年、ディジタル信号の搬送装置に組み込まれる専用プ
ロセッサは、その装置の実装システムの増加や負荷とな
る回路の監視機能の要求等で、取り扱うデータの量及び
機能が多くなり、処理の高速化と共に、処理データの信
頼性が要求されている。このため、取り扱うデータのエ
ラーのチエ・ツク処理を高速で且つ正確に実行する必要
がある。
ロセッサは、その装置の実装システムの増加や負荷とな
る回路の監視機能の要求等で、取り扱うデータの量及び
機能が多くなり、処理の高速化と共に、処理データの信
頼性が要求されている。このため、取り扱うデータのエ
ラーのチエ・ツク処理を高速で且つ正確に実行する必要
がある。
従来のデータチェック方式は、第４図に示す如く、ＩＡ
ノ主マイコン制御部ＭＰＵのＣＰＵ ＩＩＡが、２Ａの
記憶部のアドレス０１〜ＦＯの実データを処理する際の
該実データのエラーのチェックのために、チェックブ、
ログラムを起動し、ＣＰＵ ＩＩＡが、記憶部２Ａの実
データ、即ちアドレス０１〜ＦＯのデータを順次読込み
、そのデータの全てを加算し、その結果を、記憶部２Ａ
のアドレス００に既に書込まれているチェックデータ、
即ち以前にアドレス０ｌ−ＦＯのデータを全て加算した
結果と比較器１３Ａで比較し、等しいか否かで、その時
の実データの正当性をチェックするという方式であった
。
ノ主マイコン制御部ＭＰＵのＣＰＵ ＩＩＡが、２Ａの
記憶部のアドレス０１〜ＦＯの実データを処理する際の
該実データのエラーのチェックのために、チェックブ、
ログラムを起動し、ＣＰＵ ＩＩＡが、記憶部２Ａの実
データ、即ちアドレス０１〜ＦＯのデータを順次読込み
、そのデータの全てを加算し、その結果を、記憶部２Ａ
のアドレス００に既に書込まれているチェックデータ、
即ち以前にアドレス０ｌ−ＦＯのデータを全て加算した
結果と比較器１３Ａで比較し、等しいか否かで、その時
の実データの正当性をチェックするという方式であった
。
このため、ＣＰＵ ＩＩＡが取り扱うデータ量が増大し
記憶部２Ａの規模が増大した場合は、該データの量に比
例して、ＣＰＩＪ ＩＩＡが実データのエラーのチェッ
クのために、記憶部２Ａのデータを読出して加算しアド
レス００に書き込むチェックコードの算出処理に要する
時間が増大してしまうという問題があった。本発明の課
題は、主マイコン制御部ＭＰＵ１のＣＰＵ １１が取り
扱うデータ量が増大しても、処理データを記憶する記憶
部２の実データのエラーを高速でチェックできるデータ
チェック方式の提供にある。
記憶部２Ａの規模が増大した場合は、該データの量に比
例して、ＣＰＩＪ ＩＩＡが実データのエラーのチェッ
クのために、記憶部２Ａのデータを読出して加算しアド
レス００に書き込むチェックコードの算出処理に要する
時間が増大してしまうという問題があった。本発明の課
題は、主マイコン制御部ＭＰＵ１のＣＰＵ １１が取り
扱うデータ量が増大しても、処理データを記憶する記憶
部２の実データのエラーを高速でチェックできるデータ
チェック方式の提供にある。
この課題は、第１図の原理図の如く、主制御部ＭＰ［Ｉ
ｉのなかのプロセッサＣＰＵ １１を介さずに。
ｉのなかのプロセッサＣＰＵ １１を介さずに。
バス３を介しアクセス先のデータ記憶部２との間で直接
にアドレスを発生しデータを転送するＤＭＡ制御部１２
と、該ＤＭＡ８１１１部にて発生したアドレスにより該
バス３上に記憶部２からデータを読出し比較器１３で該
データの加算値を比較器１３にて比較し該データのエラ
ーをチェックするため、該記憶部２から読み込んだデー
タを加算するエラーチェック回路４を設けるようにした
本発明によって解決される。 本発明のデータチェック
方式の基本構成を示す第１図の原理図において、 ｌは、主ｍｓ部であって、その内部のプロセッサＣＰＵ
１１により外部の記憶部２のデータを処理するため、
別のＤＭＡｌｌｉｌ部１２によりアクセス先の記憶部２
のアドレスを発生し、相互にデータを送受信するバス３
上に該記憶部２からデータを読み出させ該記憶部２から
読み出したデータをエラーチェック回路４へ送出する。
にアドレスを発生しデータを転送するＤＭＡ制御部１２
と、該ＤＭＡ８１１１部にて発生したアドレスにより該
バス３上に記憶部２からデータを読出し比較器１３で該
データの加算値を比較器１３にて比較し該データのエラ
ーをチェックするため、該記憶部２から読み込んだデー
タを加算するエラーチェック回路４を設けるようにした
本発明によって解決される。 本発明のデータチェック
方式の基本構成を示す第１図の原理図において、 ｌは、主ｍｓ部であって、その内部のプロセッサＣＰＵ
１１により外部の記憶部２のデータを処理するため、
別のＤＭＡｌｌｉｌ部１２によりアクセス先の記憶部２
のアドレスを発生し、相互にデータを送受信するバス３
上に該記憶部２からデータを読み出させ該記憶部２から
読み出したデータをエラーチェック回路４へ送出する。
２は、主制御部１の内部のＤＭＡ１ｌ＠部１２にて発生
したアクセス先のアドレスにより、相互にデータを送受
信するバス３上に読み出され、プロセッサＣＰＵ １１
により処理されるデータを記憶する外部の記憶部である
。
したアクセス先のアドレスにより、相互にデータを送受
信するバス３上に読み出され、プロセッサＣＰＵ １１
により処理されるデータを記憶する外部の記憶部である
。
３は、主制御部ｌの内部のＤＩＩＡＩＩ！１部Ｉ２と外
部の記憶部２との間で相互にアドレスとデータを送受信
するバスである。
部の記憶部２との間で相互にアドレスとデータを送受信
するバスである。
４は、主制御部１の内部のｏＭａｌｌｌｌ１部１２によ
り、アクセス先の記憶部２のアドレスを発生しバス３上
に記憶部２からデータを読み出した時に、該データのエ
ラーをチェックするため該記憶部２から読出されたデー
タを加算し一時保持するエラーチェック回路である。
り、アクセス先の記憶部２のアドレスを発生しバス３上
に記憶部２からデータを読み出した時に、該データのエ
ラーをチェックするため該記憶部２から読出されたデー
タを加算し一時保持するエラーチェック回路である。
本発明では、主制御部１の内部のＤＭＡ４１７１１部１
２が、アクセス先のデータ記憶部２のアドレスを発生し
てバス３を介し該記憶部２へ送り、該記憶部からバス３
へ指定アドレスの記憶データを読み出す。この読み出さ
れたデータは、エラーチェック回路４にて、全部が加算
される。そして其の加算結果を主制御部ｌのＣＰＵ １
１が、その比較器１３へ取り込み、記憶部２のチェック
コード部に既に前回計算して格納しであるデータの加算
値と比較し、今回、記憶部２に設定したデータのエラー
の有無を自動的にチェックする。
２が、アクセス先のデータ記憶部２のアドレスを発生し
てバス３を介し該記憶部２へ送り、該記憶部からバス３
へ指定アドレスの記憶データを読み出す。この読み出さ
れたデータは、エラーチェック回路４にて、全部が加算
される。そして其の加算結果を主制御部ｌのＣＰＵ １
１が、その比較器１３へ取り込み、記憶部２のチェック
コード部に既に前回計算して格納しであるデータの加算
値と比較し、今回、記憶部２に設定したデータのエラー
の有無を自動的にチェックする。
従って、本発明のＤＭＡ制御部１２とバス３により記憶
部２の記憶データの読出しが可能となり、又エラーチェ
ック回路４により、前記記憶部２がら続出したデータの
加算を行い、主制御部１のＣＰＵ１１が、記憶部２に今
回設定したデータの加算値を前回の加算値と比較して該
データのエラーの有無を自動的にチェックするので、高
速のエラーチェックを実現できるし、又、プロセッサＣ
Ｐ［Ｊ １１は設定データのエラーチェックを行わない
ので、其の時間だけ記憶部２から読出したデータの別の
処理を実行できるので問題は解決される。
部２の記憶データの読出しが可能となり、又エラーチェ
ック回路４により、前記記憶部２がら続出したデータの
加算を行い、主制御部１のＣＰＵ１１が、記憶部２に今
回設定したデータの加算値を前回の加算値と比較して該
データのエラーの有無を自動的にチェックするので、高
速のエラーチェックを実現できるし、又、プロセッサＣ
Ｐ［Ｊ １１は設定データのエラーチェックを行わない
ので、其の時間だけ記憶部２から読出したデータの別の
処理を実行できるので問題は解決される。
第２図は本発明の実施例のデータチェック方式の構成を
示すブロック図であり、第３図はその動作を説明するた
めのフローチャートである。
示すブロック図であり、第３図はその動作を説明するた
めのフローチャートである。
第２図において、主制御部１は、その内部にプロセッサ
ｃｐｕ ｔｉとＤＭＡ制御部１２とシステムメモリ１０
と比較器１３を有し、ＣＰＵ １１が外部の記憶部２の
ＲＡＭのデータを読み出すデータＲＥＡＤの際は、第３
図のフローチャートの如く、先ず、ＤＭＡ ＠ｉｎ部１
２をセントして、該ＲＡ Ｍの転送元の先頭アドレス１
１を発生し、転送するデータの総量（バイト数）システ
ムメモリ１０の転送先のアドレスを指定し、ＤＭＡによ
る転送をスタートさせる。そしてバス３を介し該ＲＡｌ
’ｌへ上記データを転送し、又１ＲＡｌ’ｌのデータを
バス３上に出力させ、該出力データをエラーチェック回
路４のＳ［ｌｌ’ｌ ＣＨＥＣＫ回路へ入力させる。エ
ラーチェック回路４のＳｔｌＭ ＣＨＥＣＫ回路は、そ
の内部に加算器４工とレジスタ４２を有し、加算器４１
が、記憶部２のＲＡＭのアドレス１１からアドレスＦＦ
までの全データを加算し所謂ＳＵＭ ＣＨＥＣＫ Ｃ０
ＤＥを計算し、その計算結果をレジスタ４２にセントす
る。
ｃｐｕ ｔｉとＤＭＡ制御部１２とシステムメモリ１０
と比較器１３を有し、ＣＰＵ １１が外部の記憶部２の
ＲＡＭのデータを読み出すデータＲＥＡＤの際は、第３
図のフローチャートの如く、先ず、ＤＭＡ ＠ｉｎ部１
２をセントして、該ＲＡ Ｍの転送元の先頭アドレス１
１を発生し、転送するデータの総量（バイト数）システ
ムメモリ１０の転送先のアドレスを指定し、ＤＭＡによ
る転送をスタートさせる。そしてバス３を介し該ＲＡｌ
’ｌへ上記データを転送し、又１ＲＡｌ’ｌのデータを
バス３上に出力させ、該出力データをエラーチェック回
路４のＳ［ｌｌ’ｌ ＣＨＥＣＫ回路へ入力させる。エ
ラーチェック回路４のＳｔｌＭ ＣＨＥＣＫ回路は、そ
の内部に加算器４工とレジスタ４２を有し、加算器４１
が、記憶部２のＲＡＭのアドレス１１からアドレスＦＦ
までの全データを加算し所謂ＳＵＭ ＣＨＥＣＫ Ｃ０
ＤＥを計算し、その計算結果をレジスタ４２にセントす
る。
そしてプロセッサＣＰ［Ｊ １１は、エラーチェック回
路４が上記の５ＵＩＩ ＣＨＥＣＫ Ｃ０ＤＨの計算を
行っている間は、他の処理を行うことが出来る。そして
プロセッサＣＰＬＩ １１は、エラーチェック回路４の
計算処理の終了後に、記憶部２のＲＡＭのチェックコー
ド部Ｃ０ＤＨのアドレス１０のデータ、即ち前回にデー
タをＲＡＭのアドレス１１以降ＦＦまでにセットした際
に計算し格納しである古いＳＵＭ ＣＨＥＣＫ Ｃ０Ｄ
Ｅと、チェック回路４のレジスタ４２に今回セットした
新しいＳＯＭ ＣＨＥＣＫ Ｃ０ＤＥとを比較すること
により、実データが記憶部２のＲＡＭに記憶された状態
で、正常か否かを自動的に判定し確認することが出来る
。
路４が上記の５ＵＩＩ ＣＨＥＣＫ Ｃ０ＤＨの計算を
行っている間は、他の処理を行うことが出来る。そして
プロセッサＣＰＬＩ １１は、エラーチェック回路４の
計算処理の終了後に、記憶部２のＲＡＭのチェックコー
ド部Ｃ０ＤＨのアドレス１０のデータ、即ち前回にデー
タをＲＡＭのアドレス１１以降ＦＦまでにセットした際
に計算し格納しである古いＳＵＭ ＣＨＥＣＫ Ｃ０Ｄ
Ｅと、チェック回路４のレジスタ４２に今回セットした
新しいＳＯＭ ＣＨＥＣＫ Ｃ０ＤＥとを比較すること
により、実データが記憶部２のＲＡＭに記憶された状態
で、正常か否かを自動的に判定し確認することが出来る
。
以上説明した如く、本発明によれば、エラーチェックの
ための記憶部からのデータの読出しを、ＤＭＡ制御によ
るアドレスとデータの転送を用いて行い、且つエラーチ
ェックのための全データの加算の計算をハードウェア回
路によって行うので、エラーチェックの処理時間を短縮
できる効果と、プロセッサＣＰＵによるエラーチェック
コードの計算処理を不要とするので、その時間をプロセ
ッサＣＰＵが他の処理に費やすことが出来る効果が得ら
れる。
ための記憶部からのデータの読出しを、ＤＭＡ制御によ
るアドレスとデータの転送を用いて行い、且つエラーチ
ェックのための全データの加算の計算をハードウェア回
路によって行うので、エラーチェックの処理時間を短縮
できる効果と、プロセッサＣＰＵによるエラーチェック
コードの計算処理を不要とするので、その時間をプロセ
ッサＣＰＵが他の処理に費やすことが出来る効果が得ら
れる。
第１図は本発明のデータチェック方式の基本構成を示す
原理図、 第２図は本発明の実施例のデータチェック方式の構成を
示すブロック図、 第３図は本発明の実施例の動作を説明するためのフロー
チャート、 第４図は従来、のデータチェック方式のブロック図であ
る。 図において、１は主制御部ＭＰ［Ｉ 、１１はプロセッ
サＣＰＩＪ 、１２はＤＭＡ８１１６部、１３は比較器
、２はデータの記憶部、３はバス、４はエラーチェック
回路、４１は加算器、４２はレジスタである。 木范明／）昇夕％・ｔ７７；火の茎木オ先戎１示す瀝理
図寥 図 未１６日月の実方ヒ杯Ｊの寸−タ寸ｊ・／７方表の構成
り示オブ０ツク図島 図
原理図、 第２図は本発明の実施例のデータチェック方式の構成を
示すブロック図、 第３図は本発明の実施例の動作を説明するためのフロー
チャート、 第４図は従来、のデータチェック方式のブロック図であ
る。 図において、１は主制御部ＭＰ［Ｉ 、１１はプロセッ
サＣＰＩＪ 、１２はＤＭＡ８１１６部、１３は比較器
、２はデータの記憶部、３はバス、４はエラーチェック
回路、４１は加算器、４２はレジスタである。 木范明／）昇夕％・ｔ７７；火の茎木オ先戎１示す瀝理
図寥 図 未１６日月の実方ヒ杯Ｊの寸−タ寸ｊ・／７方表の構成
り示オブ０ツク図島 図
Claims (1)
- 【特許請求の範囲】 プロセッサＣＰＵ（１１）が処理するためデータ記憶部
（２）に設定されたデータの正当性をチェックする方式
において、 該プロセッサＣＰＵを介さず、バス（３）を介してアク
セス先の記憶部（２）との間で直接にアドレスを発生し
データを転送するＤＭＡ制御部（１２）と、該ＤＭＡ制
御部により発生したアドレスにより該バス上に該記憶部
からのデータを読込んで加算するチェック回路（４）を
設け、 前記プロセッサＣＰＵが該チェック回路の今回の加算値
を読み込み前回の加算値との比較により記憶部への設定
データのエラーの有無のチェックを行うことを特徴とし
たデータチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030366A JPH03233742A (ja) | 1990-02-09 | 1990-02-09 | データチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030366A JPH03233742A (ja) | 1990-02-09 | 1990-02-09 | データチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03233742A true JPH03233742A (ja) | 1991-10-17 |
Family
ID=12301867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030366A Pending JPH03233742A (ja) | 1990-02-09 | 1990-02-09 | データチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03233742A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05173815A (ja) * | 1991-12-04 | 1993-07-13 | Hitachi Ltd | データ蓄積装置及び情報処理システム |
| US6105160A (en) * | 1996-12-24 | 2000-08-15 | Nec Corporation | Packet error detecting device in a DMA transfer |
-
1990
- 1990-02-09 JP JP2030366A patent/JPH03233742A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05173815A (ja) * | 1991-12-04 | 1993-07-13 | Hitachi Ltd | データ蓄積装置及び情報処理システム |
| US6105160A (en) * | 1996-12-24 | 2000-08-15 | Nec Corporation | Packet error detecting device in a DMA transfer |
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