JPH0322155A - キャッシュメモリ装置 - Google Patents

キャッシュメモリ装置

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JPH0322155A
JPH0322155A JP1157787A JP15778789A JPH0322155A JP H0322155 A JPH0322155 A JP H0322155A JP 1157787 A JP1157787 A JP 1157787A JP 15778789 A JP15778789 A JP 15778789A JP H0322155 A JPH0322155 A JP H0322155A
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一徳 高橋
Tokuzo Kiyohara
督三 清原
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Matsushita Electric Industrial Co Ltd
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    • G06F12/0855—Overlapped cache accessing, e.g. pipeline
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    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの高速ローカルメモリとし
て用いられるキャッシュメモリ装置　特に命令キャッシ
ュメモリ装置に関するものであも従来の技術 第１０図に従来のキャッシュメモリ装置の構或図を示す
。これ４１　　マイクロプロセッサの命令フエツチ機構
に用いられるダイレクトマップ方式の命令キャッシュの
一例であも　第１０図において、ｌは人カアドレ入　２
は人力アドレスの下位を格納するアドレスラッチ、　３
は入力アドレス下仏４はアドレスラッチ下仏　５は人力
アドレス下位３とアドレスラッチ下位４を選択するデー
タアドレスセレク久　６ａはタグ部ａ，　　７は入力ア
ドレスの上位とタグ部ａ６ａから読み出されたアドレス
の比較を行なう比較徴　８はデータ訊　９ａはデータ部
８のデータの有効性を示す有効フラグを格納する有効フ
ラグ部ａ，１０は有効フラグ部ａ９ａから読み出された
読み出しフラグ、　１ｌはデータ部のアップデートデー
タが転送されるアップデートバ入　１２はタグ部ａ６ａ
か，ら読み出されたデータとアップデートバス１１から
のデータを選択するデータセレク久　１３は出力デー久
　１４は比較器７と読み出しフラグ１０から生威された
ヒット信殊　１６はミスヒット時に他階層メモリ（以後
メモリと呼ぶ）に対して出力するメモリリード要求信ｕ
　　１７はメモリリード要求信号に対するメモリからの
メモリリード応答信４１８はメモリリード要求信号１６
を出力しメモリリード応答信号を受理する制御手段であ
も 以上のように構或された本従来例について、以下その動
作を説明すも 第ｌｌ図は従来例におけるタイミングチャートを示すも
のであり、以下第ｌ１図に従って（サイクルナンバーＣ
　Ｏ　−Ｃ　３の順に〉その動作を説明する。
（Ｃｏ　　サイクル） 検索すべきアドレスｎは入力アドレス１により与えられ
も　入力アドレス１の下位（エントリーアドレス）によ
りタグ部ａ６ａと有効フラグ部ａ９ａを読み出も　読み
出されたアドレスと入力アドレス１の上位（タグデータ
）を比較器７で比較した結果と有効フラグ部ａ９ａから
読み出された結果からヒット信号を生成す，＆　　ＣＯ
ではタグ不一致によるミスヒットが検出され九　制御事
段ｌ８において、メモリリード要求信号ｌ６が生成され
　メモリに対してリードを要求すも （ＣＩ　　サイクル） メモリからメモリリード応答信号ｌ７が返されメモリに
対するアクセスが開始されたことを確認（Ｃｌはメモリ
リードサイクル）すると、次の動作を行う。
・アドレスラッチ２に前サイクルでの入力アドレスｌの
内容を格納 ・タグ部ａ６ａにおいてエントリーアドレスに対するタ
グデータの更新 ・有効フラグ部ａ９ａにおいてエントリーアドレスに対
するフラグ（エントリに対応する全ビット）のクリア （Ｃ２　　サイクル） メモリからデータがアップデートバス１ｌに供給され　
データ部８のエントリーアドレス（データアドレスセレ
クタ５においてアドレスラッチ下位４を選択）に対して
データが更新されも　同時に　有効フラグ部ａ９ａのエ
ントリーアドレスに対するフラグ（１ビット）をセツ卜
すん　このとき、データセレクタ１２はアップデートバ
ス１１を選択して、出力データｌ３に供給されも（Ｃ３
　　サイクル） 入力アドレスｌは次のアドレスｎ＋２をロードしており
、アドレスｎ＋２に対するタグ部ａ６ａと有効フラグ部
ａ９ａの読み出しを行へ　ミスヒットが検出され九　制
御平段１８において、メモリリード要求信号１６が生成
さ札　メモリに対してリードを要求すも 発明が解決しようとする課題 しかしながら上記のような構或ではキャッシュメモリミ
スヒット時にはキャッシュメモリ更新終了まで次のアド
レスが検索できな賎　つまりミスヒット時には他階層の
メモリよりデータを読み出し続いてキャッシュメモリを
更新した後はじめて、次のアドレスの検索が可能となも
　従ってキャッシュメモリミスヒット時のオーバーヘッ
ドが大きなものとなるという問題を有していた　なおキ
ャッシュメモリに２ボートメモリを使用すれば更新と検
負　即ち書き込みと読み出しは同時に行なえる力ｔ　面
積が著しく大きくなりマイクロプロセツサのローカルメ
モリとしての使用は困難であるという問題を有していた 本発明はかかる点に鑑ム　小面積でかつミスヒット時の
オーバーヘッドが小さいキャッシュメモリ装置　即ち高
速で動作するキャッシュメモリ装置を提供することを目
的とすも 課題を解決するための手段 本発明は （１）アドレスの下位により読み出され　また前記アド
レスの上位を格納する少なくとも一つのタグ部と、前記
タグ部の読み出しに用いられた前記アドレスの下位を格
納するアドレスラッチと、前記アドレスラッチの出力と
前記アドレスの下位を選択しアクセスすべきデータのア
ドレスを出力するデータアドレスセレクタと、前記デー
タアドレスセレクタの出力によりアクセスされ前記アド
レスに対応するデータを格納する少なくとも一つのデー
タ部と、前記アドレスによりアクセスされ前記アドレス
に対応するデータの有効フラグを格納する少なくとも一
つの有効フラグ部と、前記タグ部より読み出されたアド
レスと前記アドレスの上位と前記有効フラグ部より読み
出された有効フラグを入力しヒット／ミスヒットを判定
するヒット判定手段と、前記有効フラグ部に対して書き
込みフラグを生成する制御手段を備丸 前記タグ部の書き込み時に前記制御手段により生或され
た書き込みフラグを前記有効フラグ部に書き込むことで
高速動作を可能とすることを特徴とするキャッシュメモ
リ装置 （２）アドレスラッチはアドレスをそのまま格納レ　ア
ドレスと前記アドレスラッチの出力を選択しタグ部にア
ドレスを出力するタグセレクタと、アドレス下位と前記
アドレスラッチ下位を選択しアクセスすべき有効フラグ
部のアドレスを出力するフラグアドレスセレクタと、デ
ータ部の出力を格納するデータラッチを設けた（１）の
キャッシュメモリ装置 （３）有効フラグ部が複数個からなり、アドレス下位と
アドレスラッチの出力を選択しアクセスすべきアドレス
をそれぞれの前記有効フラグ部に対して出力するフラグ
アドレスセレクタを設Ｃナ、制御手段を削除した（１）
のキャッシュメモリ装置（４）アドレスラッチはアドレ
スをそのまま格納し　アドレスと前記アドレスラッチの
出力を選択しタグ部にアドレスを出力するタグセレクタ
と、データ部の出力を格納するデータラッチを設けた（
３）のキャッシュメモリ装置 （５）タグセレクタとタグ部が複数個からなり、有効フ
ラグ部に対して書き込みフラグを生或する制御手段を設
Ｃナ、データラッチを削除した（４）のキャッシュメモ
リ装置 （６）データ部の出力を格納するデータラッチを設けた
（５）のキャッシュメモリ装置 であも 作　　　用 本発明のキャッシュメモリ装置は前記した手段により、
　ミスヒットに対する更新と次のアドレスのミスヒット
の判定を同時に行うことでミスヒットにおけるオーバー
ヘッドを軽減でき、　（５）の手段により、　ミスヒッ
トに対するメモリリード中に次のアドレスのミスヒット
の判定を同時に行うことでミスヒットが連続する場合の
オーバーヘッドを軽減でき、前記した（２）．（４）．
（６）の手段により、　ミスヒットに対するメモリリー
ド中に次のアドレスのデータをデータラッチに格納する
ことでミスヒット後のヒット動作のオーバーヘッドを軽
減できも 実施例 （１）第１図は本発明の第ｌの実施例におけるキャッシ
ュメモリ装置の構或図を示すものであもこれζよ　マイ
クロプロセッサの命令フエツチ機構に用いられるダイレ
クトマップ方式（ｌエントリ４ワード構戒）の命令キャ
ッシュの一例であも第１図において、　１は入カアドレ
７，２は入力アドレスの下位を格納するアドレスラッチ
、　３は入力アドレス下仏　４はアドレスラッチ下仏　
５は入力アドレス下位３とアドレスラッチ下位４を選択
するデータアドレスセレク久　６ａはタグ部ａ１７は入
力アドレスの上位とタグ部ａ６ａから読み出されたアド
レスの比較を行なう比較器　８はデ−タＫ９ａはデータ
部８のデータの有効性を示す有効フラグを格納する有効
フラグ部ａ１　１０は有効フラグ部ａ９ａから読み出さ
れた読み出しフラグ、　ｌ１はデータ部のアップデート
データが転送されるアップデートバ入　１２はタグ部ａ
６ａから読み出されたデータとアップデートバス１１か
らのデータを選択するデータセレク久　１３は出力デー
久　１４は比較器７と読み出しフラグ１０から生或され
たヒット信号１５・は有効フラグｓａ９ａに対する書き
込みフラグ、　１６はミスヒット時にメモリに対して出
力するメモリリード要求信ｑ　　１７はメモリリード要
求信号に対するメモリからのメモリリード応答信蛛　１
８はメモリリード要求信号１６を出力しメモリリード応
答信号を受理するとともに入力アドレスｌの最下位（２
ビット〉から書き込みフラグ１５を生或する制御手段で
あも 以上のように構或された本実施例について、以下その動
作を説明すも 第２図は本実施例におけるタイミングチャートを示すも
のであり、以下第２図に従って（サイクルナンバーＣｏ
−Ｃ５の順に）その動作を説明すも （Ｃｏ　　サイクル） 検索すべきアドレスｎは入力アドレス１により与えられ
も　入力アドレス１の下位（エントリーアドレス）によ
りタグ部ａｈａと有効フラグ部ａ９ａを読み出す。読み
出されたアドレスと入力アドレス１の上位（タグデータ
）を比較器７で比較した結果と読み出しフラグｌＯから
ヒット信号１４を生或す＆　　Ｃｏではタグ不一致によ
るミスヒットが検出された　制御手段１８において、メ
モリリード要求信号１６が生或さ札　メモリに対してリ
ードを要求すも 作を行う。
・アドレスラッチ２に前サイクルでの入力アドレス１の
下位を格納 ・タグ部ａ６においてエントリーアドレスに対するタグ
データの更新 ・有効フラグ部ａ９ａにおいてエントリーアドレスに対
するフラグ（４ビット）の更新本実施例ではｌエントリ
ーに対して４ビットのフラグを含んでいも　このた吹　
制御手段ｌ８ではエントリーアドレスの下位２ビットか
ら４ビットの書き込みフラグ１５を表１に従って生威し
有効フラグ部ａ９ａではエントリーアドレスに対するフ
ラグ４ビットに書き込みフラグ１５を書き込仏 （ＣＩ　　サイクル） メモリからメモリリード応答信号１７が返されメモリに
対するアクセスが開始されたことを確認（ＣＩはメモリ
リードサイクル）すると、次の動（Ｃ２　　サイクル） メモリからデータがアップデートバス１ｌに供給され　
データ部８のエントリーアドレス（データアドレスセレ
クタ５においてアドレスラッチ下表１　書き込みフラグ
の生或 Ｃ１と同様にして、このサイクルでは有効フラグ部ａ９
ａにおいてエントリーアドレスに対するフラグ（１ビッ
ト）の更新（表１に従って書き込みフラグｌ５を生成し
　エントリーアドレスの対象となる１ビットのフラグの
みを更新）を行う。
タグ部ａ６ａは更新しな賎 位４を選択）に対してデータが更新されも　このとき、
データセレクタ１２はアップデートバス１１を選択して
、出力データ１３に供給されも一−Ｘ　　人カアドレス
１は次のアドレスｎ＋１をロードしており、アドレスｎ
＋１に対するタグ部ａ６ａと有効フラグ部ａ９ａの読み
出しを行Ｌ＼ミスヒットの判定をし？Ｑ，Ｃ２で（上　
タグは一致した戟　有効フラグが無効であるためのミス
ヒットでありｔも （Ｃ３　　サイクル） （Ｃ４　　サイクル） メモリからデータがアップデートバス１１に供給され　
データ部８のエントリーアドレス（データアドレスセレ
クタ５においてアドレスラッチ下位４を選択）に対して
データが更新されも　このとき、データセレクタ１２は
アップデートバスｌｌを選択して、出力データ１３に供
給されも一大　　人カアドレス１は次のアドレスｎ＋２
をロードしており、アドレスｎ＋２に対するタグ部ａ６
ａと有効フラグ部ａ９ａの読み出しを行へヒットの判定
をしたバ　データ部８は更新中でありデータの読み出し
は行えないた吹　データの読み出しは次サイクルまで遅
らせられも　従って入カアドレス１はアドレスｎ＋２を
保持した状態になん （Ｃ５　　サイクル） アドレスｎ＋２に対するタグ部ａ６ａと有効フラグ部ａ
９ａの読み出しを行も＼　ヒットの判定をし　データ部
８からアドレスｎ＋２に対するデータを読み出し　出力
データ１３に供給されも以上のように　本実施例によれ
ば　書き込みフラグを生成する制御手段を設けることＦ
，　　ミスヒットに対する更新と次のアドレスのミスヒ
ットの判定を同時に行うことが可能になり、　ミスヒッ
トにおけるオーバーヘッドを軽減できも （２）第１図は本発明の第２、の実施例におけるキャッ
シュメモリ装置の構或図を示すものであも同図において
、第１の実施例で説明した構或要素に対して、　２は入
力アドレス１の内容をそのまま格納するアドレスラッチ
とＬ，１９ａは人力アドレス１と前記アドレスラッチ２
の内容を選択しタグ部ａ６ａにアドレスを出力するタグ
セレクタａ，２０ａは入力アドレス下位３とアドレスラ
ッチ下位４を選択しアクセスすべき有効フラグ部ａ９ａ
のアドレスを出力するフラグアドレスセレクタａ１２１
はデータ部８の出力を格納するデータラッチであり、こ
れら（点線部）を付加したものが第２の実施例における
キャッシュメモリ装置の構或図となん 以上のように構或された本実施例について、以下その動
作を説明すも 第３図は本実施例におけるタイミングチャートを示すも
のであり、以下第３図に従って（サイクルナンバーＣｏ
−Ｃ５の順に）その動作を説明すも　まタミスヒット時
の動作は第１の実施例と同様であるた△　詳細な説明は
省略すも（Ｃｏ　　サイクル〉 アドレスｎを検索し　タグ不一致によるミスヒットが検
出された　制御手段１８において、メモリリード要求信
号１６が生戊され　メモリに対してリードを要求すも （Ｃｌ　　サイクル） メモリからメモリリード応答信号ｌ７が返されメモリに
対するアクセスが開始されたことを確認（ＣＩはメモリ
リードサイクル）すると、次の動作を行う。
・タグ部ａ６ａと有効フラグ部ａ９ａの更新（アドレス
はタグセレクタａｌ９ａ及びフラグアドレスセレクタａ
２０ａにおいてアドレスラッチ２の内容を遺択） ・入力アドレス１は次のアドレスｎ＋１をロードすると
同時にアドレスラッチ２はＣＯでのアドレスｎを保残 ・アドレスｎ＋１に対するデータ部８の読み出しを行ｔ
．ｋ　　読み出されたデータは次サイクルでデータラッ
チ２ｌに格納されも （Ｃ２　　サイクル） メモリからデータがアップデートバス１１に供給され　
データ部８のエントリーアドレス（データアドレスセレ
クタ５においてアドレスラッチ下位４を選択）に対して
データが更新されも　このとき、データセレクタ１２は
アップデートバス１ｌを選択して、出力データｌ３に供
給されも一Ｘ　　アドレスｎ＋１に対するタグ部ａ６ａ
と有効フラグ部ａ９ａの読み出しを行へ　ミスヒットの
判定をしｆ，，，Ｃ２でＣヨ　　タグは一致した力丈有
効フラグが無効であるためのミスヒットであっ九 （Ｃ３　　サイクル） メモリに対するアクセスが開始されたことを確ＬＩＣ３
はメモリリードサイクル）すると、次の動作を行う。
・有効フラグ部ａ９ａの更新（アドレスはフラグアドレ
スセレクタａ２０ａにおいてアドレスラッチ２の内容を
選択） ・入力アドレス１は次のアドレスｎ＋２をロードすると
同時にアドレスラッチ２はＣ２でのアドレスｎ＋１を保
抱 ・・アドレスｎ＋２に対するデータ部８の読み出しを行
１．）　　読み出されたデータは次サイクルでデータラ
ッチ２１に格挑 （Ｃ４　　サイクル） メモリからデータがアップデートバスｌ１に供給され　
データ部８のエントリーアドレス（データアドレスセレ
クタ５においてアドレスラッチ下位４を選択）に対して
データが更新されも　このとき、データセレクタｌ２は
アップデートバス１１を選択して、出力データｌ３に供
給されも−Ｘ　　アドレスｎ＋２に対するタグ部ａ６ａ
と有効フラグ部ａ９ａの読み出しを行Ｌ＼　ヒットの判
定をした （Ｃ５　　サイクル） 前サイクルにおけるアドレスｎ＋２に対するヒットの判
定により、予め読み出されたアドレスｎ十２のデータを
保持していたデータラッチ２１の内容がデータセレクタ
１２で選択され　直ちに出力データｌ３に供給されも 従ってミスヒット後のキャッシュヒットの場合は遅延さ
れることなく、直ちに出力データＩ３に供給されること
になん 以上のように　本実施例によれ（Ｌ　書き込みフラグを
生或する制御手段を設けることで、　ミスヒットに対す
る更新と次のアドレスのミスヒットの判定を同時に行う
ことが可能になり、　ミスヒットにおけるオーバーヘッ
ドを軽減でき、さらにデータ部の出力にデータラッチを
設（ナ、メモリリードサイクル中に次のアドレスのデー
タの読み出しを行いデータラッチに保持しておくことで
、　ミスヒット後のヒット動作のオーバーヘッドを軽減
できも （３）第４図は本発明の第３の実施例におけるキャッシ
ュメモリ装置の構或図を示すものであムこれ（戴　マイ
クロプロセッサの命令フェッチ機構に用いられるダイレ
クトマップ方式の命令キャッシュの一例であも　第３図
において、　１は入カアドレ入　２は入力アドレスの下
位を格納するアドレスラッチ、　３は人力アドレス下仏
　４はアドレスラッチ下仏　５は入力アドレス下位３と
アドレスラッチ下位４を選択するデータアドレスセレク
久　６ａはタグ部ａ，　　７は人力アドレスの上位とタ
グ部ａ６ａから読み出されたアドレスの比較を行なう比
較ａ　８はデータ臥９　ａ，　　９　ｂはデータ部８の
データの有効性を示す有効フラグを格納する有効フラグ
部ａ，有効フラグ部ｂ、　２０ａ，２０ｂは有効フラグ
部ａ　９　ａ，　　有効フラグ部ｂ９ｂに対してアドレ
スを出力するフラグアドレスセレクタａ，フラグアドレ
スセレクタｂ１　１１はデータ部のアップデートデータ
が転送されるアップデートバ，Ｌ　　１２はタグ部ａ６
ａから読み出されたデータとアップデートバス１１から
のデータを選択するデータセレク久　１３は出力デー久
　１４は比較器７と読み出しフラグｌＯから生或された
ヒット信号　１６はミスヒット時にメモリに対して出力
するメモリリード要求信ｑ　　１７はメモリリード要求
信号に対するメモリからのメモリリード応答信ｑ　　１
８はメモリリード要求信号１６を出力しメモリリード応
答信号を受理する制御手段であも 以上のように構或された本実施例について、以下その動
作を説明すも 本実施例においてはアドレスのＬＳＢが０のときは有効
フラグ部ａ９ａを、　１のときは有効フラグ部ｂ９ｂを
アクセスする構或にしてあム　マイクロプロセッサの命
令系列は連続的に存在すム即ちアドレスのＬＳＢが０と
１を交互【とるため有効フラグ部ａ，　　ｂが交互に使
用されるという特性により本実施例は有効に作用すも 第５図は本実施例におけるタイミングチャートを示すも
のであり、以下第５図に従って（サイクルナンバーＣｏ
−Ｃ５の順に）その動作を説明すも （ＣＯ　　サイクル） 検索すべきアドレスｎ　（ＬＳＢ＝Ｏ）は入力アドレス
１により与えられも　入力アドレスｌの下位（エントリ
ーアドレス）によりタグ部ａ６ａと有効フラグ部ａ９ａ
を読み出も　読み出されたアドレスと人力アドレス１の
上位（タグデータ）を比較器７で比較した結果と有効フ
ラグ部ａ９ａから読み出された結果からヒット信号を生
威すもＣＯではタグ不一致によるミスヒットが検出され
た　制御手段ｌ８において、メモリリード要求信号１６
が生或され　メモリに対してリードを要求すも （Ｃｌ　　サイクル〉 メモリからメモリリード応答信号１７が返されメモリに
対するアクセスが開始されたことを確認（ＣＩはメモリ
リードサイクル）すると、次の動作を行う。
・アドレスラッチ２に前サイクルでの人力アドレスｌの
内容を格納 ・タグ部ａ６ａにおいてエントリーアドレスに対するタ
グデータの更新 ・有効フラグ部ａ９ａにおいてエントリーアドレスに対
するフラグ（エントリに対応する全ビット）のクリア （Ｃ２　　サイクル） メモリからデータがアップデートバス１１に供給され　
データ部８のエントリーアドレス（データアドレスセレ
クタ５においてアドレスラッチ下位４を選択）に対して
データが更新されも　同時に　有効フラグ部ａ９ａのエ
ントリーアドレス（フラグアドレスセレクタａ２０ａに
おいてアドレスラッチ下位４を選択）に対するフラグ（
１ビット）をセットすも　このとき、データセレクタｌ
２はアップデートバス１ｌを選択して、出力データ１３
に供給されも 一Ｘ　　入カアドレス１は次のアドレスｎ＋１　　（Ｌ
ＳＢ＝１）をロードしており、アドレスｎ＋１に対する
タグ部ａ６ａと有効フラグ部ｂ９ｂの読み出しを行ＬＸ
．ミスヒットの判定をし７ＩＱ）Ｃ２では　タグは一致
したｈ文　有効フラグが無効であるためのミスヒットで
あった （Ｃ３　　サイクル） Ｃ１と同様にして、このサイクルでは有効フラグ部ｂ９
ｂにおいてエントリーアドレスに対するフラグ（ｌビッ
ト）をクリアすも　タグ部ａ６ａは更新しな賎 タ１３に供給される。
一鬼　入カアドレスｌは次のアドレスｎ＋２　（ＬＳＢ
＝０）をロードしており、アドレスｎ＋２に対するタグ
部ａ６ａと有効フラグ部ａ９ａの読み出しを行へ　ヒッ
トの判定をした力曳　データ部８は更新中でありデータ
の読み出しは行えないた△　データの読み出しは次サイ
クルまで遅らせられ氏　従って入力アドレス１はアドレ
スｎ＋２を保持した状態になａ （Ｃ４　　サイクル） メモリからデータがアップデートバスｌ１に供給され　
データ部８のエントリーアドレス（データアドレスセレ
クタ５においてアドレスラッチ下位４を選択）に対して
データが更新されも　同時に　有効フラグ部ｂ９ｂのエ
ントリーアドレス（フラグアドレスセレクタｂ２０ｂに
おいてアドレスラッチ下位４を選択〉に対するフラグ（
１ビット）をセットすも　このとき、データセレクタ１
２はアップデートバスｌ１を選択して、出力デー（Ｃ５
　　サイクル） アドレスｎ＋２に対するタグ部ａ６ａと有効フラグ部ａ
９ａの読み出しを行１．％　　ヒットの判定をし　デー
タ部８からアドレスｎ＋２に対するデータを読み出し　
出力データＩ３に供給されａ以上のように　本実施例に
よれば　有効フラグ部を２個設けることで、　ミスヒッ
トに対する更新と次のアドレスのミスヒットの判定を同
時に行うことが可能になり、　ミスヒットにおけるオー
バーヘッドを軽減できも （４）第４図は本発明の第４の実施例におけるキャッシ
ュメモリ装置の構戒図を示すものであも同図において、
第３の実施例で説明した構戒要素に対して、　２は入力
アドレス１の内容をそのまま格納するアドレスラッチと
し・　１９ａは入力アドレス１と前記アドレスラッチ３
の出力を選択しタグ部ａ６ａにアドレスを出力するタグ
セレクタａ１２ｌはデータ部８の出力を格納するデータ
ラッチであり、これら（点線部）を付加したものが第４
の実施例におけるキャッシュメモリ装置の構或図となん 以上のように構戒された本実施例について、以下その動
作を説明すも 第６図は本実施例におけるタイミングチャートを示すも
のであり、以下第６図に従って（サイクルナンバーＣＯ
−Ｃ５の順に）その動作を説明すも　また　ミスヒット
時の動作は第３の実施例と同様であるた吹　詳細な説明
は省略すも（ＣＯ　　サイクル） 検索すべきアドレスｎ　（ＬＳＢ＝０）は人力アドレス
ｌにより与えられも　人力アドレス１の下位（エントリ
ーアドレス）によりタグ部ａ６ａと有効フラグ部ａ９ａ
を読み出し　タグ不一致によるミスヒットが検出され１
，　　制御手段１８において、メモリリード要求信号ｌ
６が生或され　メモリに対してリードを要求すも （Ｃｌ　　サイクル） メモリからメモリリード応答信号ｌ７が返されメモリに
対するアクセスが開始されたことを確認（ＣＩはメモリ
リードサイクル）すると、次の動作を行う。
・タグ部ａｈａにおいてエントリーアドレスに対するタ
グデータの更新 ・有効フラグ部ａ９ａにおいてエントリーアドレスに対
するフラグ（エントリに対応する全ビット）のクリア ・入力アドレス１は次のアドレスｎ＋１をロードすると
同時にアドレスラッチ２に前サイクルでの人力アドレス
１の内容を格納 ・アドレスｎ＋１に対するデータ部８の読み出しを行へ
　読み出されたデータは次サイクルでデータラッチ２１
に格納されも （Ｃ２　　サイクル） メモリからデータがアップデートバス１１に供給され　
データ部８のエントリーアドレスに対してデータが更新
されも　同時に　有効フラグ部ａ９ａのエントリーアド
レスに対するフラグ（１ビット）をセッ卜すん　このと
き、データセレクタｌ２はアップデートバス１ｌを選択
して、出力データ１３に供給されも 一太　アドレスｎ＋１　　（ＬＳＢ＝１）に対するタグ
部ａ６ａと有効フラグ部ｂ９ｂの読み出しを行へ　ミス
ヒットの判定をしｆ，Ｃ２でＧＥＬ　　タグは一致した
力ｔ　有効フラグが無効であるためのミスヒットであっ
ｔ４ （Ｃ３　　サイクル） Ｃ３はメモリリードサイクルであるた△　次の動作を行
う。
・有効フラグ部ｂ９ｂにおいてエントリーアドレスに対
するフラグ（１ビット）のクリア入力アドレスｌは次の
アドレスｎ＋２をロードすると同時にアドレスラッチ２
に前　　サイクルでの人力アドレス１の内容を格納 ・アドレスｎ＋２に対するデータ部８の読み出しを行〜
＼　読み出されたデータは次サイクルでデータラッチ２
１に格納されも （Ｃ４　　サイクル） メモリからデータがアップデートバスｌ１に供給され　
データ部８のエントリーアドレスに対してデータが更新
されも　同時に　有効フラグ部ｂ９ｂのエントリーアド
レスに対するフラグ（１ビット〉をセツ卜すん　このと
き、データセレクタｌ２はアップデートバスｌ１を選択
して、出力データ１３に供給されも −Ｘ　アドレスｎ＋．２　　（ＬＳＢ＝０）に対する　
　アドレスのデータの読み出しを行いデータラッチタグ
部ａ６ａと有効フラグ部ａ９ａの読み出しを　　に保持
しておくこと玄　ミスヒット後のヒット動行ｔ，Ｘ．　
　ヒットの判定をしｔ４　　　　　　　　　　　　　作
のオーバーヘッドを軽減できも（Ｃ５　　サイクル） 前サイクルにおけるアドレスｎ＋２に対するヒットの判
定により、予め読み出されたアドレスｎ＋２のデータを
保持していたデータラッチ２１の内容がデータセレクタ
１２で選択され　直ちに出力データ１３に供給されも 従ってミスヒット後のキャッシュヒットの場合は遅延さ
れることなく、直ちに出力データｌ３に供給されること
になん 以上のように　本実施例によれば　有効フラグ部を２個
設けることで、ミスヒットに対する更新と次のアドレス
のミスヒットの判定を同時に行うことが可能になり、　
ミスヒットにおけるオーバーヘッドを軽減でき、さらに
データ部の出力にデータラッチを設置け、メモリリード
サイクル中に次の（５）第７図は本発明の第５の実施例
におけるキャッシュメモリ装置の構戒図を示すものであ
もこれ１友　マイクロプロセッサの命令フエツチ機構に
用いられるダイレクトマップ方式（１エシトリ４ワード
構或）の命令キャッシュの一例であも第７図において、
　ｌは入カアドレ７．．２は入力アドレス１の内容を格
納するアドレスラッチ、　３は入力アドレス下位　４は
アドレスラッチ下依　５は入力アドレス下位３とアドレ
スラッチ下位４を選択するデータアドレスセレク久　６
ａ，６ｂはタグ部ａ，タグ部ｂ，　　７は入力アドレス
の上位とタグ部ａｈａ又はタグ部ｂ６ｂから読み出され
たアドレスの比較を行なう比較銖　８はデータ畝９ａ，
９ｂはデータ部８のデータの有効性を示す有効フラグを
格納する有効フラグ部ａ，有効フラグ部ｂ，　　２０ａ
，　　２０ｂは有効フラグ部ａ　９　ａ，有効フラグ部
ｂ９ｂに対してアドレスを出力するフラグアドレスセレ
クタａ，　フラグアドレスセレクタｂＳ　１１はデータ
部のアップデートデータが転送されるアップデートバ７
Ｓ　１２はデータ部８から読み出されたデータとアップ
デートバス１１からのデータを選択するデータセレク久
　１３は出力デー久　ｌ４は比較器７と読み出しフラグ
ｌＯから生成されたヒット信号　１６はミスヒット時に
メモリに対して出力するメモリリード要求信緑　１７は
メモリリード要求信号に対するメモリからのメモリリー
ド応答信殊　１５は有効フラグ部ａ９に対する書き込み
フラグ、　１８はメモリリード要求信号１６を出力しメ
モリリード応答信号を受理するとともに人力アドレスｌ
の最下位から書き込みフラグｌ５を生或する制御手ａｌ
Ｑａ，１９ｂは入力アドレス１と前記アドレスラッチ２
の出力を選択しタグ部ａ６にアドレスを出力するタグセ
レクタａ，　タグセレクタｂであも以上のように構威さ
れた本実施例について、以下その動作を説明すも 本実施例においてはアドレスのＬＳＢが０のときはタグ
部ａ　６　ａ，　　有効フラグ部ａ９ａを、　１のとき
はタグ部ｂ　６　ｂ，　　有効フラグ部ｂ９ｂをアクセ
スする構或にしてあも　マイクロプロセッサの命令系列
は連続的に存在すム　即ちアドレスのＬＳＢが０とｌを
交互にとるためタグ部ａ，　　ｂ又は有効フラグ部ａ，
　　ｂが交互に使用されるという特性により本実施例は
有効に作用すも 第８図は本実施例におけるタイミングチャートを示すも
のであり、以下第８図に従って（サイクルナンバーＣｏ
−Ｃ５の順に）その動作を説明す瓜　な叙　有効フラグ
部ａ９ａ，ｂ９ｂに対する更新手段は第ｌの実施例と同
様であム （ＣＯ　　サイクル） 検索すべきアドレスｎ　（ＬＳＢ＝０）は人力アドレス
１により与えられも　入力アドレス１の下位（エントリ
ーアドレス）によりタグ部ａ６ａと有効フラグ部ａ９ａ
を読み出も　読み出されたアドレスと入力アドレス１の
上位（タグデータ）を比較器７で比較した結果と有効フ
ラグ部ａ９ａから読み出された結果からヒット信号を生
威すムＣＯではタグ不一致によるミスヒットが検出され
た　制御手段ｌ８において、メモリリード要求信号１６
が生成され　メモリに対してリードを要求すも 部ｂ６ｂと有効フラグ部ｂ９ｂを読み出しを行へ　ミス
ヒットの判定をしｔ．ｃ２で＆よ　タグは一致した力交
　有効フラグが無効であるためのミスヒットであった　
、制御手段ｌ８において、メモリリード要求信号ｌ６が
生或され　メモリに対してリードを要求すも （ＣＩ　　サイクル） メモリからメモリリード応答信号１７が返されメモリに
対するアクセスが開始されたことを確認（ＣＩはメモリ
リードサイクル）すると、次の動作を行う。
・タグ部ａ６ａと有効フラグ部ａ９ａの更新（アドレス
はタグセレクタａｌ９ａ及びフラグアドレスセレクタａ
２０ａにおいてアドレスラッチ２の内容を選択） ・入力アドレス１は次のアドレスｎ＋１をロードすると
同時にアドレスラッチ２はＣＯでのアドレスｎを保抱 ・アドレスｎ＋１　　（ＬＳＢ＝１）に対するタグ（Ｃ
２　　サイクル） メモリからデータがアップデートバスｌ１に供給され　
データ部８のエントリーアドレス（データアドレスセレ
クタ５においてアドレスラッチ下位４を選択）に対して
データが更新されも　このとき、データセレクタ１２は
アップデートバスｌｌを選択して、出力データｌ３に供
給されもメモリに対するアクセスが開始されたことを確
認（Ｃ２はメモリリードサイクル〉すると、次の動作を
行う。
・有効フラグ部ｂ９ｂの更新（アドレスはフラグアドレ
スセレクタｂ２０ｂにおいて　　アドレスラッチ２の内
容を選択） ・入力アドレス１は次のアドレスｎ＋２をロードすると
同時にアドレスラッチ２はＣ　　２でのアドレスｎ＋１
を保擺 一太　アドレスｎ＋２　（ＬＳＢ＝Ｏ）に対するタグ部
ａ６ａと有効フラグ部ａ９ａの読み出しを行リ＼　ヒッ
トの判定をした力丈　データ部８は更新中でありデータ
の読み出しは行えないたべ　データの読み出しは次サイ
クルまで遅らせられも　従って入力アドレスｌはアドレ
スｎ＋２を保持した状態になん ラグ部ａ９ａの読み出しを行１，Ｘ．　　ヒットの判定
をする爪　データ部８は更新中でありデータの読み出し
は行えないた△　データの読み出しは次サイクルまで遅
らせられも　従って人力アドレス１はアドレスｎ＋２を
保持した状態になん （Ｃ４　　サイクル） アドレスｎ＋２に対するタグ部ａ６ａと有効フラグ部ａ
９ａの読み出しを行１，Ｎ，ヒットの判定をし　データ
部８からアドレスｎ＋２に対するデータを読み出す。
（Ｃ３　　サイクル） メモリからデータがアップデートバス１ｌに供給され　
データ部８のエントリーアドレス（データアドレスセレ
クタ５においてアドレスラッチ下位４を選択）に対して
データが更新されも　このとき、データセレクタ１２は
アップデートバス１１を選択して、出力データｌ３に供
給されもアドレスｎ＋２に対するタグ部ａｈａと有効フ
（Ｃ５　　サイクル） 前サイクルでデータ部８から読み出されたデータが出力
データ１３に供給されも 以上のように　本実施例によれば　タグ部及び有効フラ
グ部を２個設けることで、メモリリードと同時に次のア
ドレスのミスヒットの検出ができるたべ　ミスヒットが
連続する場合のオーバーへッドを軽減することができも （６）第７図は本発明の第６の実施例におけるキャッシ
ュメモリ装置の構戊図を示すものであも同図において、
第５の実施例で説明した構或要素に対して、　２１はデ
ータ部８の出力を格納するデータラッチであり、これ（
点線部）を付加したものが第６の実施例におけるキャッ
シュメモリ装置の構戒図となん 以上のように構戒された本実施例について、以下その動
作を説明すも 第９図は本実施例におけるタイミングチャートを示すも
のであり、以下第９図に従って（サイクルナンバーＣＯ
−Ｃ５の順に）その動作を説明すも　な耘　タグａ６ａ
，ｂｉｂ又は有効フラグ部ａ９ａ，ｂ９ｂに対する更新
手段は第５の実施例と同様であも （ＣＯ　　サイクル〉 検索すべきアドレスｎ　（ＬＳＢ＝Ｏ）は入力アドレス
ｌにより与えられも　人力アドレスｌの下位（エントリ
ーアドレス）によりタグ部ａ６ａと有効フラグ部ａ９ａ
を読み出し　タグ不一致によるミスヒットが検出され１
，　　制御手段Ｉ８において、メモリリード要求信号１
６が生成さへ　メモリに対してリードを要求すも （Ｃｌ　　サイクル） メモリからメモリリード応答信号１７が返されメモリに
対するアクセスが開始されたことを確認（ＣＩはメモリ
リードサイクル）すると、次の動作を行う。
・タグ部ａ６ａにおいてエントリーアドレスに対するタ
グデータの更新 ・有効フラグ部ａ９ａにおいてエントリーアドレスに対
するフラグ（エントリに対応　　する全ビット）の更新 ・入力アドレス１は次のアドレスｎ＋１をロードすると
同時にアドレスラッチ２に前　　サイクルでの入力アド
レス１の内容を格納 一大　アドレスｎ＋１　　（ＬＳＢ＝１）に対するタグ
部ｂ６ｂと有効フラグ部ｂ９ｂの読み出し及びデータ部
８の読み出しを行ｔ，％　　ヒットの判定をしｔも　　
そして、読み出されたデータは次サイクルでデータラッ
チ２ｌに格納されも （Ｃ２　　サイクル） メモリからデータがアップデートバスｌ１に供給され　
データ部８のエントリーアドレスに対してデータが更新
されも　このとき、データセレクタ１２はアップデート
バスｌ１を選択して、出力データｌ３に供給されも 一太　アドレスｎ＋２　　（ＬＳＢ＝０）に対するタグ
部ａ６ａと有効フラグ部ｂ９ｂの読み出しを行ｔ，Ｘ．
　　ミスヒットの判定をしｆ．Ｃ２で１上　タグは一致
した力丈　有効フラグが無効であるためのミスヒットで
あっｔら （Ｃ３　　サイクル） Ｃ１サイクルにおけるアドレスｎ＋１に対するヒットの
判定により、予め読み出されたアドレスｎ＋１のデータ
を保持していたデータラッチ２１の内容がデータセレク
タｌ２で選択され　直ちに出力データｌ３に供給されも Ｃ３はメモリリードサイクルであるた吹　次の動作を行
う。
・有効フラグ部ａ９ａにおいてエントリーアドレスに対
するフラグ（１ビット）の更　　新・入力アドレスｌは
次のアドレスｎ＋３をロードすると同時にアドレスラッ
チ２に前　　サイクルでの入力アドレス１の内容を格納 一Ｘ　アドレスｎ＋３　　（ＬＳＢ＝１）に対するタグ
部ｂ６ｂと有効フラグ部ｂ９ｂの読み出し及びデータ部
８の読み出しを行へ　ヒットの判定をし１，　　そして
、読み出されたデータは次サイクルでデータラッチ２１
に格納されも （Ｃ４　　サイクル） メモリからデータがアップデートバス１１に供給され　
データ部８のエントリーアドレスに対してデータが更新
されも　このと東　データセレクタｌ２はアップデート
バス１１を選択して、出力データ１３に供給されも （Ｃ５　　サイクル） Ｃ３サイクルにおけるアドレスｎ＋３に対するヒットの
判定により、予め読み出されたアドレスｎ＋１のデータ
を保持していたデータラッチ２１の内容がデータセレク
タｌ２で選択され　直ちに出力データ１３に供給されも 従って、　ミスヒット後のキャッシュヒットの場合は遅
延されることなく、直ちに出力データ１３に供給される
ことになん 以上のように　本実施例によれば　タグ部及び有効フラ
グ部を２個設けること玄　メモリリードと同時に次のア
ドレスのミスヒットの検出ができるた△　ミスヒットが
連続する場合のオーバーへッドを軽減することができ、
データ部の出力にデータラッチを設（ナ、メモリリード
サイクル中に次のアドレスのデータの読み出しを行いデ
ータラッチに保持しておくことで、　ミスヒット後のヒ
ット動作のオーバーヘッドを軽減できも な抵　以上説明した実施例ではタグ部及び有効フラグ部
の構或数を２とした力ｔ　これは２以上でも実現できも
　例えば４つのタグ部及び有効フラグ部で構或する際Ｃ
ヨ　　アドレスの下位２ビットで検索対象のタグ部及び
有効フラグ部を選択すればよ賎　また　タグ部及び有効
フラグ部の面積は分割しただけであるため増大すること
はなＬ１また　マッピング方式は以上説明した実施例で
はダイレクトマップ方式とした力ｔ　これＩＬＬ　　セ
ッートアソシアティプ方犬　あるいはフルアソシアティ
プ方式でも容易に実現できも 発明の効果 以上説明したように　本発明によれ（Ｌ　次の事項が実
現できも （１）　キャッシュメモリ部の構戊をかえることなく、
　ミスヒットに対する更新と次のアドレスのミスヒット
の判定を同時に行うことができ、　ミスヒットにおける
オーバーヘッドを軽減できも　制御手段において生威さ
れた書き込みフラグを有効フラグ部で書き込む方式玄　
キャッシュメモリ部（タグ訊　データ訊　有効フラグ部
）の構或を何ら変更することなく、　ミスヒットに対す
る更新と次のアドレスのミスヒットの判定を同時に行う
ことができも　即板　キャッシュメモリ部の面積はその
ままでキャッシュメモリの高速化を実現できる。
（２）　キャッシュメモリ部の構戒をかえることなく、
前記（１）の事項を実現でよ　さらにミスヒット後のヒ
ット動作に対するオーバーヘッドを軽減できも　前記　
（１）の手段にデータラッチを付加することにより、　
ミスヒットに対する他階層メモリリード中に予め次のア
ドレスのデータをデータラッチに格納しておき、　ミス
ヒット後のヒットの場合にはデータラッチから直ちにデ
ータを供給することができも　（１）よりもさらに高速
になりその効果は極めて犬きｔ，％ （３）　連続して使用する有効フラグ部が異なれば　ミ
スヒットに対する更新と次のアドレスのミスヒットの判
定を同時に行うこと玄　ミスヒットにおけるオーバーヘ
ッドを軽減できも　命令キャッシュとして使用した場合
ζよ　アドレスは連続的に存在するたべ　同一有効フラ
グ部を連続して使用することはなく特に効果が大き〜１
　また有効フラグ部に２ボートメモリなどの特殊なハー
ドを使用するわけでなくシングルボートのメモリのみで
構威されも　つまり従来のものと比べて、ハード増加な
しで性能を向上したことになん （４）　連続して使用する有効フラグ部が異なれば　前
記（３）の事項を実現でき、さらにミスヒット後のヒッ
ト動作に対するオーバーヘッドを軽減できも　前記　（
３）の手段にデータラッチを付加することにより、予め
次のアドレスのデータをデータラッチに格納しておき、
　ミスヒット後のヒットの場合にはデータラッチから直
ちにデータを供給することができも　（３）よりもさら
に高速になりその効果は極めて大きｌ．％ （５）　連続して使用する有効フラグ部及びタグ部が異
なれば　ミスヒットに対するメモリリード中に次のアド
レスのミスヒットの判定を同時に行うことでミスヒット
が連続した場合にも連続してミスヒットを検出できも　
命令キャッシュとして使用した場合（上　アドレスは連
続的に存在するた取　同一有効フラグ部及び同一タグ部
を連続して使用することはなく特に効果が大き賎　また
ミスヒットが連続する場合にはその効果は極めて大きく
なん　また有効フラグ部及びタグ部に２ボートメモリな
どの特殊なハードを使用するわけでなくシングルボート
のメモリのみで構威されも　つまり従来のものと比べて
、ハード増加なしで性能を向上したことになん （６）　連続して使用する有効フラグ部及びタグ部が異
なれば　前記（５）の事項を実現で永　さらにミスヒッ
ト，後のヒット動作に対するオーバーヘッドを軽減でき
も　前記（５）の手段にデータラッチを付加することに
より、次のアドレスのデータをデータラッチに格納して
おき、　ミスヒット後のヒットの場合にはデータラッチ
から直ちにデータを供給することができも　即板　ミス
ヒット／ヒットに関係なく、キャッシュメモリからは連
続してデータが供給されることになりその効果は極めて
大きへ つまり本発明によればハード増加を伴わずにマイクロプ
ロセッサの高速化手法の中でも重要な意味を持つキャッ
シュメモリの高性能化を実現でき、その実用的効果を極
めて太き（ｔ
【図面の簡単な説明】
第１図は本発明の第１及び第２の実施例におけるキャッ
シュメモリ装置の構或は　第２図は本発明の第１の実施
例におけるキャッシュメモリ装置の動作タイミングチャ
ートは　第３図は本発明の第２の実施例におけるキャッ
シュメモリ装置の動作タイミングチャートは　第４図は
本発明の第３及び第４の実施例におけるキャッシュメモ
リ装置の構或阻　第５図は本発明の第３の実施例におけ
るキャッシュメモリ装置の動作タイミングチャートハ　
　第６図は本発明の第４の実施例におけるキャッシュメ
モリ装置の動作タイミングチャートは第７図は本発明の
第５及び第６の実施例におけるキャッシュメモリ装置の
構戒は　第８図は本発明の第５の実施例におけるキャッ
シュメモリ装置の動作タイミングチャートは　第９図は
本発明の第６の実施例におけるキャッシュメモリ装置の
動作タイミングチャートＫｉｌｏ図は従来のキャッシュ
メモリ装置の構戒阻　第１１図は従来のキャッシュメモ
リ装置の動作タイミングチャート図であも ｌ・・・人カアドレ７，，２・・・アドレスラッチ、３
・・・人力アドレス下ｍ４・・・アドレスラッチ下仏５
・・・データアドレスセレク久　６ａ・・・タグ部ａ１
６ｂ・・・タグ部ｂ、　７・・・比較徴　８・・・デー
タ敵９ａ・・・有効フラグ部ａ、　９ａ・・・有効フラ
グ部ｂ１１０・・・読み出しフラグ、　１１・・・アッ
プデートバ入ｌ２・・・データセレク久　１３・・・出
力デー久１４・・・ヒット信殊　１５・・・書き込みフ
ラグ、１６・・・メモリリード要求信残 ｌ７・・・メモリリード応答信ｕ　　１８・・・制御手
既１９ａ・・・タグセレクタａ， １９ｂ・・・タグセレクタｂ１ ２０ａ・・・フラグアドレスセレクタａ１２０ｂ・・・
フラグアドレスセレクタｂ１２１・・・データラッチ。

Claims (6)

    【特許請求の範囲】
  1. （１）アドレスの下位により読み出され、また前記アド
    レスの上位を格納する少なくとも一つのタグ部と、前記
    タグ部の読み出しに用いられた前記アドレスの下位を格
    納するアドレスラッチと、前記アドレスラッチの出力と
    前記アドレスの下位を選択しアクセスすべきデータのア
    ドレスを出力するデータアドレスセレクタと、前記デー
    タアドレスセレクタの出力によりアクセスされ前記アド
    レスに対応するデータを格納する少なくとも一つのデー
    タ部と、前記アドレスによりアクセスされ前記アドレス
    に対応するデータの有効フラグを格納する少なくとも一
    つの有効フラグ部と、前記タグ部より読み出されたアド
    レスと前記アドレスの上位と前記有効フラグ部より読み
    出された有効フラグを入力しヒット／ミスヒットを判定
    するヒット判定手段と、前記有効フラグ部に入力する書
    き込みフラグを生成する制御手段を備えたキャッシュメ
    モリ装置。
  2. （２）アドレスラッチはアドレスをそのまま格納し、ア
    ドレスと前記アドレスラッチの出力を選択しタグ部にア
    ドレスを出力するタグセレクタと、アドレス下位と前記
    アドレスラッチ下位を選択しアクセスすべき有効フラグ
    部のアドレスを出力するフラグアドレスセレクタと、デ
    ータ部の出力を格納するデータラッチを設けた請求項１
    記載のキャッシュメモリ装置。
  3. （３）有効フラグ部が複数個からなり、アドレス下位と
    アドレスラッチの出力を選択しアクセスすべきアドレス
    をそれぞれの前記有効フラグ部に対して出力するフラグ
    アドレスセレクタを設け、制御手段を削除した請求項１
    記載のキャッシュメモリ装置。
  4. （４）アドレスラッチはアドレスをそのまま格納し、ア
    ドレスと前記アドレスラッチの出力を選択しタグ部にア
    ドレスを出力するタグセレクタと、データ部の出力を格
    納するデータラッチを設けた請求項３記載のキャッシュ
    メモリ装置。
  5. （５）タグセレクタとタグ部が複数個からなり、有効フ
    ラグ部に対して書き込みフラグを生成する制御手段を設
    置け、データラッチを削除した請求項４記載のキャッシ
    ュメモリ装置。
  6. （６）データ部の出力を格納するデータラッチを設けた
    請求項５記載のキャッシュメモリ装置。
JP1157787A 1989-06-20 1989-06-20 キャッシュメモリ装置 Expired - Lifetime JPH0740247B2 (ja)

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