JPH0242764A - 縦型ｍｏｓｆｅｔ - Google Patents
縦型ｍｏｓｆｅｔInfo
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- JPH0242764A JPH0242764A JP63192552A JP19255288A JPH0242764A JP H0242764 A JPH0242764 A JP H0242764A JP 63192552 A JP63192552 A JP 63192552A JP 19255288 A JP19255288 A JP 19255288A JP H0242764 A JPH0242764 A JP H0242764A
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- gate
- gate electrode
- resistance
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、主に電力制御に使用される二重拡散型の縦
型ＭＯＳＦＥＴに関する。
型ＭＯＳＦＥＴに関する。
（従来の技術）
一般に電力制御用のＭＯＳＦＥＴとして、二重拡散型の
縦型ＭＯＳＦＥＴが使用されている。
縦型ＭＯＳＦＥＴが使用されている。
この縦型ＭＯ５ＦＥＴは複数個の単位ＦＥＴセルを並列
接続した構成にされている。
接続した構成にされている。
第７図（ａ）は各単位ＦＥＴセルが四角形状をなした従
来の代表的な縦型ＭＯＳＦＥＴのパターン平面図であり
、第７図（ｂ）は同図（ａ）のｃ−ｃ’線に沿った断面
図である。Ｎ＋型の高濃度シリコン基板ＩＯ上にはＮ型
の低濃度エピタキシャル領域１１が形成されており、こ
の基板１０とエピタキシャル領域１１とは各単位ＦＥＴ
セルの共通ドレインを構成している。上記エピタキシャ
ル領域１１の表面の複数箇所にはＰ生型のチャネル部ベ
ース領域１２がそれぞれ形成されている。さらに各チャ
ネル部ベース領域１２の表面にはＮ＋型からなる四角リ
ング状のソース領域１３が形成されている。
来の代表的な縦型ＭＯＳＦＥＴのパターン平面図であり
、第７図（ｂ）は同図（ａ）のｃ−ｃ’線に沿った断面
図である。Ｎ＋型の高濃度シリコン基板ＩＯ上にはＮ型
の低濃度エピタキシャル領域１１が形成されており、こ
の基板１０とエピタキシャル領域１１とは各単位ＦＥＴ
セルの共通ドレインを構成している。上記エピタキシャ
ル領域１１の表面の複数箇所にはＰ生型のチャネル部ベ
ース領域１２がそれぞれ形成されている。さらに各チャ
ネル部ベース領域１２の表面にはＮ＋型からなる四角リ
ング状のソース領域１３が形成されている。
また、各チャネル部ベース領域１２の周辺部では、チャ
ネル部ベース領域１２の表面を覆うように多結晶シリコ
ンによるゲート電極１５が設けられている。
ネル部ベース領域１２の表面を覆うように多結晶シリコ
ンによるゲート電極１５が設けられている。
このゲート電極１５は、第７図（ａ）に示すように四角
形状の開口部１６が複数設けられた形状にパタニングさ
れており、各開口部１６付近には単位ＦＥＴセルがそれ
ぞれ構成されている。また、ゲート電極１５上には層間
絶縁膜１７が堆積されており、さらにその上には各単位
ＦＥＴセルのソース領域１３に共通に接続されたアルミ
ニウムによるソース電極１８が設けられている。
形状の開口部１６が複数設けられた形状にパタニングさ
れており、各開口部１６付近には単位ＦＥＴセルがそれ
ぞれ構成されている。また、ゲート電極１５上には層間
絶縁膜１７が堆積されており、さらにその上には各単位
ＦＥＴセルのソース領域１３に共通に接続されたアルミ
ニウムによるソース電極１８が設けられている。
このような縦型ＭＯＳＦＥＴにおいて、ゲート電極１５
は半導体チップの周辺でアルミニウムからなる電極と接
続される。第８図はこのアルミニウムによる電極３工と
多結晶シリコンによるゲート電極１５との接続部分の構
成を示すパターン平面図である。同図において、アルミ
ニウムによる電極３１に近い位置に配置されている一つ
の単位ＦＥＴセル３２と、この電極３１からより離れた
位置に配置されている一つの単位ＦＥＴセル３３とを比
較すると、多結晶シリコンによるゲート電極１５の配線
の長さが異なるため、両単位ＦＥＴセルでは配線抵抗の
差によってゲート抵抗の値が異なってしまう。例えば、
一方の単位ＦＥＴセル３２のゲート抵抗の値をＲｇ ａ
ｓ他方の単位ＦＥＴセル３３のゲート抵抗の値をＲｇ
ｂとすると、両者にはＲｇａ＜Ｒｇｂなる関係が成立す
る。この２個の単位ＦＥＴセル３２．３３の等価回路を
第９図に示す。なお、図中のＳ、Ｄ。
は半導体チップの周辺でアルミニウムからなる電極と接
続される。第８図はこのアルミニウムによる電極３工と
多結晶シリコンによるゲート電極１５との接続部分の構
成を示すパターン平面図である。同図において、アルミ
ニウムによる電極３１に近い位置に配置されている一つ
の単位ＦＥＴセル３２と、この電極３１からより離れた
位置に配置されている一つの単位ＦＥＴセル３３とを比
較すると、多結晶シリコンによるゲート電極１５の配線
の長さが異なるため、両単位ＦＥＴセルでは配線抵抗の
差によってゲート抵抗の値が異なってしまう。例えば、
一方の単位ＦＥＴセル３２のゲート抵抗の値をＲｇ ａ
ｓ他方の単位ＦＥＴセル３３のゲート抵抗の値をＲｇ
ｂとすると、両者にはＲｇａ＜Ｒｇｂなる関係が成立す
る。この２個の単位ＦＥＴセル３２．３３の等価回路を
第９図に示す。なお、図中のＳ、Ｄ。
Ｇはそれぞれソース、ドレイン、ゲートである。
ところで、ＭＯＳＦＥＴにおけるスイッチング・スピー
ドは、ゲート・ソース問答４２ｃａ Ｓとゲート抵抗Ｒ
ｇとによって決定される時定数が小さな程、速くなる。
ドは、ゲート・ソース問答４２ｃａ Ｓとゲート抵抗Ｒ
ｇとによって決定される時定数が小さな程、速くなる。
一般に縦型ＭＯ５ＦＥＴを設計する際には、各単位ＦＥ
Ｔセルのセルサイズが全て同じになるように設計される
。このため、各単位ＦＥＴセルではゲート・ソース問答
ｆｆｉ Ｃ（、ｓが同値となる。従って、第９図におい
て、ゲート抵抗の値が大きな方の単位ＦＥＴセル３３の
スイッチング・スピードは遅く、ゲート抵抗の値が小さ
な方の単位ＦＥＴセル３２のスイッチング◆スピードは
速くなる。上記した２個の単位ＦＥＴセルに限らず、数
百側ないし数百側のセルが設けられている電力用の縦型
ＭＯＳＦＥＴの内部では、上記した理由により個々のセ
ルでスイッチング・スピードに差が生じている。各セル
のスイッチング・スピードに差が生じると、誘導性の負
荷をスイッチング制御する場合に問題が発生する。
Ｔセルのセルサイズが全て同じになるように設計される
。このため、各単位ＦＥＴセルではゲート・ソース問答
ｆｆｉ Ｃ（、ｓが同値となる。従って、第９図におい
て、ゲート抵抗の値が大きな方の単位ＦＥＴセル３３の
スイッチング・スピードは遅く、ゲート抵抗の値が小さ
な方の単位ＦＥＴセル３２のスイッチング◆スピードは
速くなる。上記した２個の単位ＦＥＴセルに限らず、数
百側ないし数百側のセルが設けられている電力用の縦型
ＭＯＳＦＥＴの内部では、上記した理由により個々のセ
ルでスイッチング・スピードに差が生じている。各セル
のスイッチング・スピードに差が生じると、誘導性の負
荷をスイッチング制御する場合に問題が発生する。
第１０図はＭＯＳＦＥＴ３５でインダクタンス３６をス
イッチング制御する際の等価回路図であり、図中、ｖＤ
Ｄは電源電圧である。
イッチング制御する際の等価回路図であり、図中、ｖＤ
Ｄは電源電圧である。
いま、第１１図の波形図に示すように、ＭＯＳＦＥＴ３
５のゲート電圧ＶＧが低下し、ＭＯＳＦＥＴ３５がオン
状態からオフ状態にスイッチすると、このＭＯＳＦＥＴ
３５のドレイン電流ｌＤが減少する際に、インダクタン
ス３６に貯えられているエネルギーのため、ＭＯＳＦＥ
Ｔ３５のドレイン電圧ＶＤは電源電圧ｖＤＤよりも大き
なＶＤＩＩまで上昇する。この高電圧ＶＤ□は、ＭＯＳ
ＦＥＴ３５のドレイン電流ＩＤが減少して０ニするまで
の期間を内に発生し、この期間ｔはインダクタンス３６
の大きさとドレイン電流ＩＤとに比例する。上記ｔの期
間に、前記第７図中の各単位ＦＥＴセルが同じスピード
でオフする場合には問題はないが、実際には先に述べた
ようにゲート抵抗の値が最も大きな単位ＦＥＴセル、す
なわち第８図においてアルミニウムによる電極３１がら
最も離れた位置に配置されている単位ＦＥＴセルが最も
遅れてオフする。このため、この最も遅れてオフする単
位ＦＥＴセルに電流が集中し、破壊に至るという欠点が
ある。
５のゲート電圧ＶＧが低下し、ＭＯＳＦＥＴ３５がオン
状態からオフ状態にスイッチすると、このＭＯＳＦＥＴ
３５のドレイン電流ｌＤが減少する際に、インダクタン
ス３６に貯えられているエネルギーのため、ＭＯＳＦＥ
Ｔ３５のドレイン電圧ＶＤは電源電圧ｖＤＤよりも大き
なＶＤＩＩまで上昇する。この高電圧ＶＤ□は、ＭＯＳ
ＦＥＴ３５のドレイン電流ＩＤが減少して０ニするまで
の期間を内に発生し、この期間ｔはインダクタンス３６
の大きさとドレイン電流ＩＤとに比例する。上記ｔの期
間に、前記第７図中の各単位ＦＥＴセルが同じスピード
でオフする場合には問題はないが、実際には先に述べた
ようにゲート抵抗の値が最も大きな単位ＦＥＴセル、す
なわち第８図においてアルミニウムによる電極３１がら
最も離れた位置に配置されている単位ＦＥＴセルが最も
遅れてオフする。このため、この最も遅れてオフする単
位ＦＥＴセルに電流が集中し、破壊に至るという欠点が
ある。
（発明が解決しようとする課題）
このように従来の縦型ＭＯ８ＦＥＴでは、多結晶シリコ
ンからなるゲート電極の抵抗の影響により複数の各単位
ＦＥＴセルのスイッチング・スピードに差が生じ、誘導
性負荷を駆動するときに特定のセルに過大な電流が流れ
、破壊に至るという欠点がある。
ンからなるゲート電極の抵抗の影響により複数の各単位
ＦＥＴセルのスイッチング・スピードに差が生じ、誘導
性負荷を駆動するときに特定のセルに過大な電流が流れ
、破壊に至るという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、段数の各単位ＦＥＴセルのスイッチ
ング・スピードの差の低減を図ることにより、誘導性負
荷を駆動する際の破壊に対して強い縦型ＭＯ５ＦＥＴを
提供することにある。
あり、その目的は、段数の各単位ＦＥＴセルのスイッチ
ング・スピードの差の低減を図ることにより、誘導性負
荷を駆動する際の破壊に対して強い縦型ＭＯ５ＦＥＴを
提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の縦型ＭＯＳＦＥＴは、複数の各単位ＦＥＴセ
ル付近のゲート電極用多結晶シリコンの一部に高抵抗領
域を設けるように構成したことを特徴とする。
ル付近のゲート電極用多結晶シリコンの一部に高抵抗領
域を設けるように構成したことを特徴とする。
さらにこの発明の縦型ＭＯＳＦＥＴは、ゲート電極用多
結晶シリコンを低抵抗化する手段を設けるように構成し
たことを特徴とする。
結晶シリコンを低抵抗化する手段を設けるように構成し
たことを特徴とする。
（作用）
この発明では、各単位ＦＥＴセル付近のゲート電極用多
結晶シリコンの一部に高抵抗領域を設け、各単位ＦＥＴ
セルのゲート電極におけるゲート抵抗の値を配線抵抗よ
りも十分に大きく設定することにより、各単位ＦＥＴセ
ルのスイッチング・スピードの差を低減させるようにし
ている。
結晶シリコンの一部に高抵抗領域を設け、各単位ＦＥＴ
セルのゲート電極におけるゲート抵抗の値を配線抵抗よ
りも十分に大きく設定することにより、各単位ＦＥＴセ
ルのスイッチング・スピードの差を低減させるようにし
ている。
さらにこの発明では、ゲート電極用多結晶シリコンを低
抵抗化する手段を設け、ゲート電極における配線抵抗を
十分に小さく設定することにより、各単位ＦＥＴセルの
スイッチング・スピードの差を低減させるようにしてい
る。
抵抗化する手段を設け、ゲート電極における配線抵抗を
十分に小さく設定することにより、各単位ＦＥＴセルの
スイッチング・スピードの差を低減させるようにしてい
る。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図（ａ）はこの発明の縦型ＭＯＳＦＥＴを各単位Ｆ
ＥＴセルが四角形状をなしたものに実施した場合のパタ
ーン平面図であり、第１図（ｂ）は同図（ａ）のＡ−Ａ
’線に沿った断面図である。
ＥＴセルが四角形状をなしたものに実施した場合のパタ
ーン平面図であり、第１図（ｂ）は同図（ａ）のＡ−Ａ
’線に沿った断面図である。
図において、Ｎ生型の高濃度シリコン基板１０上にはＮ
型の低濃度エピタキシャル領域１１が形成されており、
この基板ＩＯとエピタキシャル領域１１とは各単位ＦＥ
Ｔセルの共通ドレインを構成している。
型の低濃度エピタキシャル領域１１が形成されており、
この基板ＩＯとエピタキシャル領域１１とは各単位ＦＥ
Ｔセルの共通ドレインを構成している。
上記エピタキシャル領域１１の表面の複数箇所にはＰ型
のチャネル部ベース領域１２がそれぞれ選択的に形成さ
れている。さらに各チャネル部ベース領域１２の表面に
はＮ生型からなる四角リング状のソース領域１３が形成
されている。また、各チャネル部ベース領域１３の周辺
部では、それぞれのチャネル部ベース領域表面を覆うよ
うにゲート酸化膜１４及び多結晶シリコンによるゲート
電極１５が設けられている。このゲート電極１５は、第
１図（ａ）に示すように四角形状の開口部１Ｂが複数設
けられた形状にバターニングされており、各開口部１Ｂ
に、上記基板１０とエピタキシャル領域１１をドレイン
、ソース領域１３をソース、ゲート電極１５をゲートと
する各単位ＦＥＴセルがそれぞれ構成されている。
のチャネル部ベース領域１２がそれぞれ選択的に形成さ
れている。さらに各チャネル部ベース領域１２の表面に
はＮ生型からなる四角リング状のソース領域１３が形成
されている。また、各チャネル部ベース領域１３の周辺
部では、それぞれのチャネル部ベース領域表面を覆うよ
うにゲート酸化膜１４及び多結晶シリコンによるゲート
電極１５が設けられている。このゲート電極１５は、第
１図（ａ）に示すように四角形状の開口部１Ｂが複数設
けられた形状にバターニングされており、各開口部１Ｂ
に、上記基板１０とエピタキシャル領域１１をドレイン
、ソース領域１３をソース、ゲート電極１５をゲートと
する各単位ＦＥＴセルがそれぞれ構成されている。
また、上記ゲート電極１５上には層間絶縁膜１７が堆積
されており、さらにその上には各単位ＦＥＴセルのソー
ス領域１３に共通に接続されたアルミニウムによるソー
ス電極１８が設けられている。なお、上記ゲート電極１
５は、従来と同様に半導体チップの周辺でアルミニウム
からなる電極と接続されている。
されており、さらにその上には各単位ＦＥＴセルのソー
ス領域１３に共通に接続されたアルミニウムによるソー
ス電極１８が設けられている。なお、上記ゲート電極１
５は、従来と同様に半導体チップの周辺でアルミニウム
からなる電極と接続されている。
ところで、多結晶シリコンからなる上記ゲート電極１５
には、通常、その配線抵抗を減少させるためにＮ型もし
くはＰ型の不純物が比較的高濃度に含まれている。とこ
ろが、この実施例のＦＥＴでは、各開口部１Ｂ付近で各
開口部１６を囲むような四角リング状をなし、その抵抗
率が低抵抗化されたゲート電極１５に比べて十分に高く
されたゲート電極１５の高抵抗領域１９が形成されてい
る。
には、通常、その配線抵抗を減少させるためにＮ型もし
くはＰ型の不純物が比較的高濃度に含まれている。とこ
ろが、この実施例のＦＥＴでは、各開口部１Ｂ付近で各
開口部１６を囲むような四角リング状をなし、その抵抗
率が低抵抗化されたゲート電極１５に比べて十分に高く
されたゲート電極１５の高抵抗領域１９が形成されてい
る。
この高抵抗領域１９は、ゲート電極１５に対して不純物
をイオン注入法などによって導入し、低抵抗化する際に
、予めこの高抵抗領域１９の位置をマスクし、この領域
に選択的に不純物を注入しないことにより実現できる。
をイオン注入法などによって導入し、低抵抗化する際に
、予めこの高抵抗領域１９の位置をマスクし、この領域
に選択的に不純物を注入しないことにより実現できる。
第３図はこのような構造の縦型ＭＯＳＦＥＴの等価回路
図である。図において、破線内の各抵抗２１は不純物が
導入されて低抵抗化されたゲート電極１５の配線抵抗で
あり、またこれらの抵抗２１と各単位ＦＥＴセル２２の
ゲートとの間に接続された抵抗２３は、上記ゲート電極
１５の高抵抗領域１９における抵抗である。ここで、不
純物が導入されて低抵抗化された配線抵抗による抵抗２
１の値に比べ、高抵抗領域１９における抵抗２３の値が
十分に高くなるように設定されているので、抵抗２１の
値は無視することができる。このため、各単位ＦＥＴセ
ル２２では、ゲート・ソース間容量ＣａＳとゲート抵抗
Ｒｇとが等しくなり、従来と比べて全体的にスピードが
低下するものの、それぞれのスイッチング・スピードは
互いに等しくなる。この結果、誘導性の負荷をスイッチ
ング制御する場合に、ある特定の単位ＦＥＴセルに電流
が集中して流れ、このセルが破壊することが防止される
。
図である。図において、破線内の各抵抗２１は不純物が
導入されて低抵抗化されたゲート電極１５の配線抵抗で
あり、またこれらの抵抗２１と各単位ＦＥＴセル２２の
ゲートとの間に接続された抵抗２３は、上記ゲート電極
１５の高抵抗領域１９における抵抗である。ここで、不
純物が導入されて低抵抗化された配線抵抗による抵抗２
１の値に比べ、高抵抗領域１９における抵抗２３の値が
十分に高くなるように設定されているので、抵抗２１の
値は無視することができる。このため、各単位ＦＥＴセ
ル２２では、ゲート・ソース間容量ＣａＳとゲート抵抗
Ｒｇとが等しくなり、従来と比べて全体的にスピードが
低下するものの、それぞれのスイッチング・スピードは
互いに等しくなる。この結果、誘導性の負荷をスイッチ
ング制御する場合に、ある特定の単位ＦＥＴセルに電流
が集中して流れ、このセルが破壊することが防止される
。
第２図はこの発明の第２の実施例による縦型ＭＯＳＦＥ
Ｔの構造を示す断面図であり、上記第１図（ｂ）と対応
する位置でＦＥＴを切断したものである。この実施例の
ＦＥＴでは、上記第１図の実施例のように、各開口部１
６付近で各開口部１６を囲むような四角リング状をなす
ゲート電極１５の高抵抗領域１９を形成する代わりに、
この高抵抗領域１９に対応したゲート電極１５の膜厚を
薄くした薄膜領域２５を形成することにより、この領域
２５で前記第３図中の抵抗２３を構成するようにしたも
のである。
Ｔの構造を示す断面図であり、上記第１図（ｂ）と対応
する位置でＦＥＴを切断したものである。この実施例の
ＦＥＴでは、上記第１図の実施例のように、各開口部１
６付近で各開口部１６を囲むような四角リング状をなす
ゲート電極１５の高抵抗領域１９を形成する代わりに、
この高抵抗領域１９に対応したゲート電極１５の膜厚を
薄くした薄膜領域２５を形成することにより、この領域
２５で前記第３図中の抵抗２３を構成するようにしたも
のである。
第４図（ａ）はこの発明の第３の実施例によるパターン
平面図であり、第４図（ｂ）は同図（ａ）のＢ−Ｂ’線
に沿った断面図である。第１図の場合と同様に、ｌＯは
Ｎ生型の高濃度シリコン基板、１１はＮ型の低濃度エピ
タキシャル領域、１２はＰ型のチャネル部ベース領域、
１３は四角リング状のソース領域、１４はゲート酸化膜
、１５は多結晶シリコンによるゲート電極、１６はゲー
ト電極１５の開口部、１７は層間絶縁膜、１８はアルミ
ニウムによるソース電極である。なお、この場合にも、
図示しないが上記ゲート電極１５は従来と同様に半導体
チップの周辺でアルミニウムからなる電極と接続されて
いる。
平面図であり、第４図（ｂ）は同図（ａ）のＢ−Ｂ’線
に沿った断面図である。第１図の場合と同様に、ｌＯは
Ｎ生型の高濃度シリコン基板、１１はＮ型の低濃度エピ
タキシャル領域、１２はＰ型のチャネル部ベース領域、
１３は四角リング状のソース領域、１４はゲート酸化膜
、１５は多結晶シリコンによるゲート電極、１６はゲー
ト電極１５の開口部、１７は層間絶縁膜、１８はアルミ
ニウムによるソース電極である。なお、この場合にも、
図示しないが上記ゲート電極１５は従来と同様に半導体
チップの周辺でアルミニウムからなる電極と接続されて
いる。
また、この実施例のＦＥＴでは、配線抵抗を減少させる
ためにＮ型もしくはＰ型の不純物が比較的高濃度に含ま
れたゲート電極１５上に、さらにモリブデン、チタン、
プラチナなどの金属と多結晶シリコンとを反応させて構
成したいわゆるシリサイド電極２６を形成するようにし
たものである。
ためにＮ型もしくはＰ型の不純物が比較的高濃度に含ま
れたゲート電極１５上に、さらにモリブデン、チタン、
プラチナなどの金属と多結晶シリコンとを反応させて構
成したいわゆるシリサイド電極２６を形成するようにし
たものである。
このような構成でなるＦＥＴではゲート電極が多結晶シ
リコンからなるゲート電極１５とシリサイド電極２６と
からなるいわゆるポリサイド構造にされている。シリサ
イド電極２６は、その構成材料にもよるが、一般に多結
晶シリコンのみからなる電極１５に比べてその抵抗率が
約１桁小さい。このため、ゲート電極１５はその上にシ
リサイド電極２Ｇを形成することにより、その抵抗が十
分に小さくなる。すなわち、前記第３図に示す縦型ＭＯ
ＳＦＥＴの等価回路において、破線内のゲート電極１５
による配線抵抗である各抵抗２１の値が十分に小さくな
る。このため、各単位ＦＥＴセル２２では、ゲート・ソ
ース間容量Ｃａ ｓとゲート抵抗Ｒｇとが等しくなり、
それぞれのスイッチング・スピードが互いに等しくなる
。従って、この実施例のＦＥＴで誘導性の負荷をスイッ
チング制御する場合でも、ある特定の単位ＦＥＴセルに
電流が集中して流れ、このセルが破壊することが防止さ
れる。また、この実施例の各単位ＦＥＴセル２２では、
ゲート抵抗Ｒｇの値を大きくする必要がないので全体的
なスピードが低下することはなく、高速動作が実現でき
る。
リコンからなるゲート電極１５とシリサイド電極２６と
からなるいわゆるポリサイド構造にされている。シリサ
イド電極２６は、その構成材料にもよるが、一般に多結
晶シリコンのみからなる電極１５に比べてその抵抗率が
約１桁小さい。このため、ゲート電極１５はその上にシ
リサイド電極２Ｇを形成することにより、その抵抗が十
分に小さくなる。すなわち、前記第３図に示す縦型ＭＯ
ＳＦＥＴの等価回路において、破線内のゲート電極１５
による配線抵抗である各抵抗２１の値が十分に小さくな
る。このため、各単位ＦＥＴセル２２では、ゲート・ソ
ース間容量Ｃａ ｓとゲート抵抗Ｒｇとが等しくなり、
それぞれのスイッチング・スピードが互いに等しくなる
。従って、この実施例のＦＥＴで誘導性の負荷をスイッ
チング制御する場合でも、ある特定の単位ＦＥＴセルに
電流が集中して流れ、このセルが破壊することが防止さ
れる。また、この実施例の各単位ＦＥＴセル２２では、
ゲート抵抗Ｒｇの値を大きくする必要がないので全体的
なスピードが低下することはなく、高速動作が実現でき
る。
第５図はこの発明の第４の実施例による縦型ＭＯ５ＦＥ
Ｔの構造を示す断面図であり、上記第４図（ｂ）と対応
する位置でＦＥＴを切断したものである。この実施例の
ＦＥＴでは、上記第４図の実施例のように、多結晶シリ
コンからなるゲート電極１５上にシリサイド電極２Ｂを
形成する代わりに、モリブデンやアルミニウムなどから
なる金属電極２７をゲート電極１５上に形成するように
したものである。このように金属電極２７をゲート電極
１５上に形成すると、第４図にの実施例のＦＥＴのよう
にシリサイド電極２Ｂを形成する場合と比べてさらに配
線抵抗を小さくすることができる。
Ｔの構造を示す断面図であり、上記第４図（ｂ）と対応
する位置でＦＥＴを切断したものである。この実施例の
ＦＥＴでは、上記第４図の実施例のように、多結晶シリ
コンからなるゲート電極１５上にシリサイド電極２Ｂを
形成する代わりに、モリブデンやアルミニウムなどから
なる金属電極２７をゲート電極１５上に形成するように
したものである。このように金属電極２７をゲート電極
１５上に形成すると、第４図にの実施例のＦＥＴのよう
にシリサイド電極２Ｂを形成する場合と比べてさらに配
線抵抗を小さくすることができる。
第６図はこの発明の第５の実施例による縦型ＭＯＳＦＥ
Ｔの構造を示す断面図であり、上記第４図（ｂ）と対応
する位置でＦＥＴを切断したものである。この実施例の
ＦＥＴでは、上記第５図の実施例のように、多結晶シリ
コンからなるゲート電極１５上に金属電極２７を形成す
る代わりに、この金属電極２７を形成していた位置のゲ
ート電極１５の膜厚を他の部分よりも十分に厚く形成す
ることにより、ゲート電極１５における配線抵抗を減少
させるようにしたものである。
Ｔの構造を示す断面図であり、上記第４図（ｂ）と対応
する位置でＦＥＴを切断したものである。この実施例の
ＦＥＴでは、上記第５図の実施例のように、多結晶シリ
コンからなるゲート電極１５上に金属電極２７を形成す
る代わりに、この金属電極２７を形成していた位置のゲ
ート電極１５の膜厚を他の部分よりも十分に厚く形成す
ることにより、ゲート電極１５における配線抵抗を減少
させるようにしたものである。
なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記各実施例では各単位ＦＥＴセルがＮチャネルのも
ので構成された縦型ＭＯ８ＦＥＴにこの発明を実施した
場合について説明したが、これは各単位ＦＥＴセルがＰ
チャネルのものについても同様に実施が可能であること
はいうまでもない。
く種々の変形が可能であることはいうまでもない。例え
ば上記各実施例では各単位ＦＥＴセルがＮチャネルのも
ので構成された縦型ＭＯ８ＦＥＴにこの発明を実施した
場合について説明したが、これは各単位ＦＥＴセルがＰ
チャネルのものについても同様に実施が可能であること
はいうまでもない。
［発明の効果］
以上説明したようにこの発明によれば、複数の各単位Ｆ
ＥＴセルのスイッチング・スピードの差の低減を図るこ
とにより、誘導性負荷を駆動する際の破壊に対して強い
縦型ＭＯＳＦＥＴを提供することができる。
ＥＴセルのスイッチング・スピードの差の低減を図るこ
とにより、誘導性負荷を駆動する際の破壊に対して強い
縦型ＭＯＳＦＥＴを提供することができる。
第１図はこの発明の縦型ＭＯ８ＦＥＴの第１の実施例の
構成を示すものであり、第１図（ａ）はパターン平面図
、第１図（ｂ）はそのＡ−Ａ’線に沿った断面図、第２
図はこの発明の縦型ＭＯＳＦＥＴの第２の実施例の断面
図、第３図はこの発明の縦型ＭＯＳＦＥＴの等価回路図
、第４図はこの発明の縦型ＭＯＳＦＥＴの第３の実施例
の構成を示すものであり、第４図（ａ）はパターン平面
図、第４図（ｂ）はそのＢ−Ｂ’線に沿った断面図、第
５図はどの発明の縦型ＭＯＳＦＥＴの第４の実施例の断
面図、第６図はこの発明の縦型ＭＯＳＦＥＴの第５の実
施例の断面図、第７図は従来の代表的な縦型ＭＯＳＦＥ
Ｔの構成を示すものであり、第７図（ａ）はそのパター
ン平面図、第７図（ｂ）はそのｃ−ｃ’線に沿った断面
図、第８図は縦型ＭＯ８ＦＥＴの半導体チップの周辺の
構成を示すパターン平面図、第９図は縦型ＭＯＳＦＥＴ
の等価回路図、第１０図は第８図の縦型ＭＯＳＦＥＴを
用いたスーイッチング制御回路の等価回路図、第１１図
は第１０図回路の波形図である。 １０・・・高濃度シリコン基板、ｌｌ・・・低濃度エピ
タキシャル領ｔｄ、１２・・・チャネル部ベース領域、
１３・・・ソース領域、１４・・・ゲート酸化膜、１５
・・・ゲート電極、１６・・・開口部、１７・・・層間
絶縁膜、１８・・・ソース電極、１９・・・高抵抗領域
、２５・・・薄膜領域、２６・・・シリサイド電極、２
７・・・金属電極。 第一１ 図 と。 第３図 第２図 第 図
構成を示すものであり、第１図（ａ）はパターン平面図
、第１図（ｂ）はそのＡ−Ａ’線に沿った断面図、第２
図はこの発明の縦型ＭＯＳＦＥＴの第２の実施例の断面
図、第３図はこの発明の縦型ＭＯＳＦＥＴの等価回路図
、第４図はこの発明の縦型ＭＯＳＦＥＴの第３の実施例
の構成を示すものであり、第４図（ａ）はパターン平面
図、第４図（ｂ）はそのＢ−Ｂ’線に沿った断面図、第
５図はどの発明の縦型ＭＯＳＦＥＴの第４の実施例の断
面図、第６図はこの発明の縦型ＭＯＳＦＥＴの第５の実
施例の断面図、第７図は従来の代表的な縦型ＭＯＳＦＥ
Ｔの構成を示すものであり、第７図（ａ）はそのパター
ン平面図、第７図（ｂ）はそのｃ−ｃ’線に沿った断面
図、第８図は縦型ＭＯ８ＦＥＴの半導体チップの周辺の
構成を示すパターン平面図、第９図は縦型ＭＯＳＦＥＴ
の等価回路図、第１０図は第８図の縦型ＭＯＳＦＥＴを
用いたスーイッチング制御回路の等価回路図、第１１図
は第１０図回路の波形図である。 １０・・・高濃度シリコン基板、ｌｌ・・・低濃度エピ
タキシャル領ｔｄ、１２・・・チャネル部ベース領域、
１３・・・ソース領域、１４・・・ゲート酸化膜、１５
・・・ゲート電極、１６・・・開口部、１７・・・層間
絶縁膜、１８・・・ソース電極、１９・・・高抵抗領域
、２５・・・薄膜領域、２６・・・シリサイド電極、２
７・・・金属電極。 第一１ 図 と。 第３図 第２図 第 図
Claims (2)
- （１）ゲート電極が多結晶シリコンによって構成され、
複数の単位ＦＥＴセルからなる縦型ＭＯＳＦＥＴにおい
て、 上記各セル付近のゲート電極用多結晶シリコンの一部に
高抵抗領域を設けるように構成したことを特徴とする縦
型ＭＯＳＦＥＴ。 - （２）ゲート電極が多結晶シリコンによって構成され、
複数の単位ＦＥＴセルからなる縦型ＭＯＳＦＥＴにおい
て、 上記ゲート電極用多結晶シリコンを低抵抗化する手段を
設けるように構成したことを特徴とする縦型ＭＯＳＦＥ
Ｔ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63192552A JP2760515B2 (ja) | 1988-08-01 | 1988-08-01 | 縦型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63192552A JP2760515B2 (ja) | 1988-08-01 | 1988-08-01 | 縦型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0242764A true JPH0242764A (ja) | 1990-02-13 |
| JP2760515B2 JP2760515B2 (ja) | 1998-06-04 |
Family
ID=16293180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63192552A Expired - Fee Related JP2760515B2 (ja) | 1988-08-01 | 1988-08-01 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760515B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227655A (en) * | 1990-02-15 | 1993-07-13 | Nec Corporation | Field effect transistor capable of easily adjusting switching speed thereof |
| JPH08330583A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体装置およびその製造方法 |
| JP2002083964A (ja) * | 2000-09-06 | 2002-03-22 | Hitachi Ltd | 半導体素子及びこれを用いた半導体装置と変換器 |
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| US9048116B2 (en) | 2011-12-07 | 2015-06-02 | Nxp B.V. | Semiconductor device having isolation trenches |
| JP2018157043A (ja) * | 2017-03-16 | 2018-10-04 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
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-
1988
- 1988-08-01 JP JP63192552A patent/JP2760515B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2760515B2 (ja) | 1998-06-04 |
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|---|---|---|---|
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