JPH11274490A - Ｍｏｓｆｅｔ - Google Patents
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- JPH11274490A JPH11274490A JP10089314A JP8931498A JPH11274490A JP H11274490 A JPH11274490 A JP H11274490A JP 10089314 A JP10089314 A JP 10089314A JP 8931498 A JP8931498 A JP 8931498A JP H11274490 A JPH11274490 A JP H11274490A
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
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- H10D62/157—Impurity concentrations or distributions
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- H10D62/151—Source or drain regions of field-effect devices of IGFETs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 パワーＭＯＳＦＥＴが不導通になった時に、
パワーＭＯＳＦＥＴに並列に接続した回路の入出力端子
に大きな電圧がかからないように保護することができる
パワーＭＯＳＦＥＴを提供する。 【解決手段】 パワーＭＯＳＦＥＴを構成するＮ-型半
導体基板11に、Ｐ型ボディ層12とＮ+型ドレイン13との
距離より、Ｐ型ボディ層12に近いところにＮ+型層17を
形成し、Ｎ+型層17の上に並列回路を接続することがで
きる電極18を設ける。
パワーＭＯＳＦＥＴに並列に接続した回路の入出力端子
に大きな電圧がかからないように保護することができる
パワーＭＯＳＦＥＴを提供する。 【解決手段】 パワーＭＯＳＦＥＴを構成するＮ-型半
導体基板11に、Ｐ型ボディ層12とＮ+型ドレイン13との
距離より、Ｐ型ボディ層12に近いところにＮ+型層17を
形成し、Ｎ+型層17の上に並列回路を接続することがで
きる電極18を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、パワーＭＯＳＦＥＴに
並列に接続した回路に、大きな電圧がかからないように
保護することができるパワーＭＯＳＦＥＴに関する。
並列に接続した回路に、大きな電圧がかからないように
保護することができるパワーＭＯＳＦＥＴに関する。
【０００２】
【発明が解決しようとする課題】パワーＭＯＳが不導通
の時、パワーＭＯＳの両端には電源電圧がかかる。その
ために、従来のパワーＭＯＳに並列に接続される回路に
は電源電圧がかかるため、その並列回路も、パワーＭＯ
Ｓと同じ高電圧仕様にしなければならないという問題点
があった。
の時、パワーＭＯＳの両端には電源電圧がかかる。その
ために、従来のパワーＭＯＳに並列に接続される回路に
は電源電圧がかかるため、その並列回路も、パワーＭＯ
Ｓと同じ高電圧仕様にしなければならないという問題点
があった。
【０００３】本発明は、並列に接続した回路に大きな電
圧がかからないように保護することにより、高電圧のパ
ワーＭＯＳに、低電圧の並列回路を接続することができ
るパワーＭＯＳを提供することを目的としている。
圧がかからないように保護することにより、高電圧のパ
ワーＭＯＳに、低電圧の並列回路を接続することができ
るパワーＭＯＳを提供することを目的としている。
【０００４】
【発明が解決するための手段】上記目的を達成するため
に、本発明のパワーＭＯＳは、チャネルとドレインの間
に並列回路と接続できる電極を設けたものである。
に、本発明のパワーＭＯＳは、チャネルとドレインの間
に並列回路と接続できる電極を設けたものである。
【０００５】
【従来の技術】従来、図６の回路図のように、並列回路
33は、パワーＭＯＳ32のドレインとソースに接続するた
めに、パワーＭＯＳ32が不導通になると、電源電圧が、
パワーＭＯＳ32と並列回路33にかかる。そして、パワー
ＭＯＳの断面構造は、図５のように、Ｎ-型半導体基板1
1の表面に、Ｐ型ボディ層12を形成し、そのＰ型ボディ
層12にＮ+型ソース層13を形成している。さらに、チャ
ネル部に、ＳiＯ2等のゲート絶縁膜14を形成した後、ゲ
ート電極15を形成し、Ｐ型ボディ層12とＮ+型ソース層1
3に接続するようにソース電極16を形成し、Ｎ-型半導体
基板11の裏面に、Ｎ+型ドレイン層19とドレイン電極20
を形成している。従って、並列回路は、Ｎ-型半導体基
板11の裏面のドレイン電極20と、表面のソース電極16に
接続される。
33は、パワーＭＯＳ32のドレインとソースに接続するた
めに、パワーＭＯＳ32が不導通になると、電源電圧が、
パワーＭＯＳ32と並列回路33にかかる。そして、パワー
ＭＯＳの断面構造は、図５のように、Ｎ-型半導体基板1
1の表面に、Ｐ型ボディ層12を形成し、そのＰ型ボディ
層12にＮ+型ソース層13を形成している。さらに、チャ
ネル部に、ＳiＯ2等のゲート絶縁膜14を形成した後、ゲ
ート電極15を形成し、Ｐ型ボディ層12とＮ+型ソース層1
3に接続するようにソース電極16を形成し、Ｎ-型半導体
基板11の裏面に、Ｎ+型ドレイン層19とドレイン電極20
を形成している。従って、並列回路は、Ｎ-型半導体基
板11の裏面のドレイン電極20と、表面のソース電極16に
接続される。
【０００６】パワーＭＯＳ（縦型）の構造は、ゲート絶
縁膜14の上のゲート電極15の電圧によって、導通−不導
通になるチャネル部と、Ｐ型ボディ層12によってＮ-型
半導体基板11に形成される空乏層の大小により導通−不
導通になるジャンクションＦＥＴ（ＪＦＥＴ）部で構成
されている。
縁膜14の上のゲート電極15の電圧によって、導通−不導
通になるチャネル部と、Ｐ型ボディ層12によってＮ-型
半導体基板11に形成される空乏層の大小により導通−不
導通になるジャンクションＦＥＴ（ＪＦＥＴ）部で構成
されている。
【０００７】本発明は、チャネル部とＪＦＥＴ部の接合
箇所に、外部の並列回路と接続できる電極を形成するこ
とにより、並列回路に大きな電圧がかからないように保
護するパワーＭＯＳを作ることができる。
箇所に、外部の並列回路と接続できる電極を形成するこ
とにより、並列回路に大きな電圧がかからないように保
護するパワーＭＯＳを作ることができる。
【０００８】
【実施例】本発明の実施例のパワーＭＯＳ（縦型）の構
造を、図１により説明する。基本構造は、図６と同じで
あるので、図６と同じところは、説明を省く。Ｎ+型ソ
ース層13を形成する時に、２つのＰ型ボディ層12に挟ま
れたＮ-型半導体基板11の表面に、Ｎ+型層17を形成し、
その上に電極18を形成する。この電極18とソース電極16
に、外部の並列回路を接続する。
造を、図１により説明する。基本構造は、図６と同じで
あるので、図６と同じところは、説明を省く。Ｎ+型ソ
ース層13を形成する時に、２つのＰ型ボディ層12に挟ま
れたＮ-型半導体基板11の表面に、Ｎ+型層17を形成し、
その上に電極18を形成する。この電極18とソース電極16
に、外部の並列回路を接続する。
【０００９】これを、回路図で示すと図４のようにな
る。図４のジャンクションＦＥＴ31は、図１の構造図の
ＪＦＥＴ部であり、図４のＮ型ＭＯＳ32は、図１のチャ
ネル部であり、図４のジャンクションＦＥＴ31とＮ型Ｍ
ＯＳ32の接続箇所Ｔが、図１のＮ+型層17と電極18であ
る。
る。図４のジャンクションＦＥＴ31は、図１の構造図の
ＪＦＥＴ部であり、図４のＮ型ＭＯＳ32は、図１のチャ
ネル部であり、図４のジャンクションＦＥＴ31とＮ型Ｍ
ＯＳ32の接続箇所Ｔが、図１のＮ+型層17と電極18であ
る。
【００１０】図１のように構成されたパワーＭＯＳが導
通の時は、電極18には、ドレイン電圧とほぼ同じ電圧が
かかるが、パワーＭＯＳが不導通の時は、Ｐ型ボディ層
12によってＮ-型半導体基板11に形成される空乏層が大
きくなり、Ｎ+型層17がその空乏層に包まれるので、ド
レインに大きな電圧（電源電圧）がかかっても、電極18
には、Ｎ+型層17がその空乏層に包まれる時の電圧を越
える電圧はかからない。
通の時は、電極18には、ドレイン電圧とほぼ同じ電圧が
かかるが、パワーＭＯＳが不導通の時は、Ｐ型ボディ層
12によってＮ-型半導体基板11に形成される空乏層が大
きくなり、Ｎ+型層17がその空乏層に包まれるので、ド
レインに大きな電圧（電源電圧）がかかっても、電極18
には、Ｎ+型層17がその空乏層に包まれる時の電圧を越
える電圧はかからない。
【００１１】本発明の別の実施例のパワーＭＯＳ（横
型）の構造を、図２により説明する。図１の構造と同じ
ところは、説明を省く。Ｎ-型半導体基板11の表面に、
Ｎ+型ソース層13を形成する時に、Ｐ型ボディ層12から
離れたところにＮ+型ドレイン層21を形成し、Ｐ型ボデ
ィ層12とＮ+型ドレイン層21の間のＰ型ボディ層12から
少し離れたところにＮ+型層17を形成し、それぞれの上
に並列回路を接続する電極18とドレイン電極20を形成す
る。この電極18とソース電極16に、外部の並列回路を接
続する。
型）の構造を、図２により説明する。図１の構造と同じ
ところは、説明を省く。Ｎ-型半導体基板11の表面に、
Ｎ+型ソース層13を形成する時に、Ｐ型ボディ層12から
離れたところにＮ+型ドレイン層21を形成し、Ｐ型ボデ
ィ層12とＮ+型ドレイン層21の間のＰ型ボディ層12から
少し離れたところにＮ+型層17を形成し、それぞれの上
に並列回路を接続する電極18とドレイン電極20を形成す
る。この電極18とソース電極16に、外部の並列回路を接
続する。
【００１２】また、Ｐ型ボディ層12とＮ+型ドレイン層2
1の間で、Ｐ型ボディ層12から、Ｐ型ボディ層12とＮ+型
層17の距離より、少し遠く離れたところにＮ+型層17'を
形成し、その上に電極18'を形成する。この電極18'とソ
ース電極16に、別の外部の並列回路を接続する。
1の間で、Ｐ型ボディ層12から、Ｐ型ボディ層12とＮ+型
層17の距離より、少し遠く離れたところにＮ+型層17'を
形成し、その上に電極18'を形成する。この電極18'とソ
ース電極16に、別の外部の並列回路を接続する。
【００１３】外部の並列回路を接続するためのＮ+型層1
7、17'と電極18、18'は、必要に合わせて１組、あるい
は、複数組を形成することができる。
7、17'と電極18、18'は、必要に合わせて１組、あるい
は、複数組を形成することができる。
【００１４】この構造により、パワーＭＯＳが導通の時
は、電極18、18'には、ドレイン電圧とほぼ同じ電圧が
かかるが、パワーＭＯＳが不導通の時は、Ｐ型ボディ層
12によるＮ-型半導体基板11の空乏層に、Ｎ+型層17、1
7'が包まれるので、ドレインに大きな電圧がかかって
も、電極18には、Ｎ+型層17がその空乏層に包まれる時
の電圧を、そして、電極18'には、Ｎ+型層17'がその空
乏層に包まれる時の電圧を越える電圧はかからない。
は、電極18、18'には、ドレイン電圧とほぼ同じ電圧が
かかるが、パワーＭＯＳが不導通の時は、Ｐ型ボディ層
12によるＮ-型半導体基板11の空乏層に、Ｎ+型層17、1
7'が包まれるので、ドレインに大きな電圧がかかって
も、電極18には、Ｎ+型層17がその空乏層に包まれる時
の電圧を、そして、電極18'には、Ｎ+型層17'がその空
乏層に包まれる時の電圧を越える電圧はかからない。
【００１５】Ｐ型ボディ層12とＮ+型ソース層13に共通
に接続するように電極16を形成するのではなく、Ｐ型ボ
ディ層12に接続する電極と、Ｎ+型ソース層13の電極を
別々に形成して、それぞれの電極に違った電圧をかける
こともできる。
に接続するように電極16を形成するのではなく、Ｐ型ボ
ディ層12に接続する電極と、Ｎ+型ソース層13の電極を
別々に形成して、それぞれの電極に違った電圧をかける
こともできる。
【００１６】本発明の別の実施例のトレンチ型パワーＭ
ＯＳの構造を、図３により説明する。Ｎ-型半導体基板1
1の表面に、Ｐ型ボディ層23を形成し、そのＰ型ボディ
層23にＮ+型ソース層24を形成している。さらに、チャ
ネル部に、ＳiＯ2等のゲート絶縁膜26を、Ｐ型ボディ層
23とＮ+型ソース層24を貫通してＮ-型半導体基板11に達
するように形成した後、ゲート絶縁膜26の内に溝を形成
し、その溝を埋めるようにゲート電極28を形成し、Ｐ型
ボディ層23とＮ+型ソース層24に接続するようにソース
電極27を形成し、Ｎ-型半導体基板11の裏面に、Ｎ+型ド
レイン層19とドレイン電極20を形成する。そして、Ｎ+
型ソース層24を形成する時に、２つのＰ型ボディ層23に
挟まれたＮ-型半導体基板11の表面に、Ｎ+型層25を形成
し、その上に電極29を形成する。この電極29とソース電
極27に、外部の並列回路を接続する。
ＯＳの構造を、図３により説明する。Ｎ-型半導体基板1
1の表面に、Ｐ型ボディ層23を形成し、そのＰ型ボディ
層23にＮ+型ソース層24を形成している。さらに、チャ
ネル部に、ＳiＯ2等のゲート絶縁膜26を、Ｐ型ボディ層
23とＮ+型ソース層24を貫通してＮ-型半導体基板11に達
するように形成した後、ゲート絶縁膜26の内に溝を形成
し、その溝を埋めるようにゲート電極28を形成し、Ｐ型
ボディ層23とＮ+型ソース層24に接続するようにソース
電極27を形成し、Ｎ-型半導体基板11の裏面に、Ｎ+型ド
レイン層19とドレイン電極20を形成する。そして、Ｎ+
型ソース層24を形成する時に、２つのＰ型ボディ層23に
挟まれたＮ-型半導体基板11の表面に、Ｎ+型層25を形成
し、その上に電極29を形成する。この電極29とソース電
極27に、外部の並列回路を接続する。
【００１７】この実施例においては、Ｎ+型層25は、チ
ャネル部とは反対側でＰ型ボディ層23から離れたＮ-型
半導体基板11の表面に形成しているが、図１の実施例と
同様に、パワーＭＯＳが導通の時は、電極29には、ドレ
イン電圧とほぼ同じ電圧がかかるが、パワーＭＯＳが不
導通の時は、Ｐ型ボディ層23によってＮ-型半導体基板1
1に形成される空乏層に、Ｎ+型層25が包まれるので、ド
レインに大きな電圧がかかっても、電極29には、Ｎ+型
層25がその空乏層に包まれる時の電圧を越える電圧はか
からない。
ャネル部とは反対側でＰ型ボディ層23から離れたＮ-型
半導体基板11の表面に形成しているが、図１の実施例と
同様に、パワーＭＯＳが導通の時は、電極29には、ドレ
イン電圧とほぼ同じ電圧がかかるが、パワーＭＯＳが不
導通の時は、Ｐ型ボディ層23によってＮ-型半導体基板1
1に形成される空乏層に、Ｎ+型層25が包まれるので、ド
レインに大きな電圧がかかっても、電極29には、Ｎ+型
層25がその空乏層に包まれる時の電圧を越える電圧はか
からない。
【００１８】パワーＭＯＳに過電流が流れた時、パワー
ＭＯＳにおける電圧降下がある値を越すと、パワーＭＯ
Ｓのゲート電圧を下げる保護回路を並列回路として接続
し、パワーＭＯＳのゲートにも接続して、パワーＭＯＳ
を保護することもできる。
ＭＯＳにおける電圧降下がある値を越すと、パワーＭＯ
Ｓのゲート電圧を下げる保護回路を並列回路として接続
し、パワーＭＯＳのゲートにも接続して、パワーＭＯＳ
を保護することもできる。
【００１９】上記の実施例の並列回路を接続するための
電極18、18'、29と繋がったＮ+型層17、17'、25は、Ｎ-
型半導体基板11の表面部に形成しているが、Ｐ型層12、
23の下部に埋め込み構造としてＮ-型半導体基板11に形
成することもできる。
電極18、18'、29と繋がったＮ+型層17、17'、25は、Ｎ-
型半導体基板11の表面部に形成しているが、Ｐ型層12、
23の下部に埋め込み構造としてＮ-型半導体基板11に形
成することもできる。
【００２０】絶縁ゲート型バイポーラトランジスタ（Ｉ
ＧＢＴ）においても、並列回路を接続するための電極を
設けて、本発明の実施例を構成することができる。
ＧＢＴ）においても、並列回路を接続するための電極を
設けて、本発明の実施例を構成することができる。
【００２１】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。
ているので、以下に記載されるような効果を奏する。
【００２２】並列回路に大きな電圧がかからないことに
より、低電圧の回路、また、素子を使用することがで
き、並列回路の設計の自由度が大きくなる。
より、低電圧の回路、また、素子を使用することがで
き、並列回路の設計の自由度が大きくなる。
【００２３】そして、並列回路をパワーＭＯＳに組み込
む場合、チップ上の設計の自由度が非常に大きくなる。
む場合、チップ上の設計の自由度が非常に大きくなる。
【００２４】パワーＭＯＳを構成する多数のセルの内、
並列回路を接続する電極18を形成するセルの数を、用途
に合わせて調整することにより、チップ面積をほとんど
大きくすることなく、パワーＭＯＳを生産できる。
並列回路を接続する電極18を形成するセルの数を、用途
に合わせて調整することにより、チップ面積をほとんど
大きくすることなく、パワーＭＯＳを生産できる。
【００２５】Ｐ型ボディ層12とＮ+型層17の距離を変え
ることにより、並列回路にかかる電圧を調整することが
できる。
ることにより、並列回路にかかる電圧を調整することが
できる。
【００２６】Ｐ型ボディ層12との距離がそれぞれ異なる
複数のＮ+型層17、17'を形成することにより、電圧仕様
が違う並列回路を複数接続することができる。
複数のＮ+型層17、17'を形成することにより、電圧仕様
が違う並列回路を複数接続することができる。
【図１】 パワーＭＯＳ（縦型）の実施例を示す構造図
である。
である。
【図２】 パワーＭＯＳ（横型）の実施例を示す構造図
である。
である。
【図３】 パワーＭＯＳ（トレンチ型）の実施例を示す
構造図である。
構造図である。
【図４】 パワーＭＯＳ回路の実施例を示す回路図であ
る。
る。
【図５】 従来のパワーＭＯＳの構造図である。
【図６】 従来のパワーＭＯＳ回路図である。
11 Ｎ-半導体基板 12、23 Ｐボディ層 13、24 Ｎ+ソース層 14、26 ゲート絶縁膜 17、25 Ｎ+層 19、21 Ｎ+ドレイン層
Claims (10)
- 【請求項１】 Ｐ型ボディ層（12、23）とソース層（1
3、24）とチャネル部とドレイン層（19、21）を形成し
たＮ-型半導体基板（11）に、前記Ｐ型ボディ層（12、2
3）と前記ドレイン層（19、21）との距離より、前記Ｐ
型ボディ層（12、23）に近いところに外部と接続するこ
とができるＮ+型層（17、17'、25）と電極（18、18'、2
9）を設けた構造のＭＯＳＦＥＴ。 - 【請求項２】 チャネル部とドレイン層（19、21）の間
で、Ｐ型ボディ層（12）から離れたところにＮ+型層（1
7、17'）と電極（18、18'）を設けた構造の請求項１記
載のＭＯＳＦＥＴ。 - 【請求項３】 Ｐ型ボディ層（12）からの距離が異なる
複数のＮ+型層（17、17'）と電極（18、18'）を設けた
構造の請求項１記載のＭＯＳＦＥＴ。 - 【請求項４】 Ｐ型ボディ層（23）のチャネル部とは反
対側で、Ｐ型ボディ層（23）から離れたところにＮ+型
層（25）と電極（29）を設けた構造のＭＯＳＦＥＴ。 - 【請求項５】 複数のＰ型ボディ層（12、23）の間にＮ
+型層（17、25）と電極（18、29）を設けた構造の請求
項１記載のＭＯＳＦＥＴ。 - 【請求項６】 Ｎ-型半導体基板（11）の表面部に形成
されたＰ型ボディ層（12）と、前記Ｐ型ボディ層（12）
の表面部にチャネル部が設定されるようにして形成され
たＮ+型ソース層（13）と、前記Ｎ-型半導体基板（11）
の表面部の２個の前記Ｐ型ボディ層（12）の間に形成さ
れたＮ+型層（17）と、前記チャネル部に対応する前記
Ｐ型ボディ層（12）の表面に、ゲート絶縁膜（14）を介
して形成されたゲート電極（15）と、前記ボディ層（1
2）の表面およびソース層（13）の表面それぞれに結合
されるように形成されたソース電極（16）と、前記Ｎ+
型層（17）の表面に結合されるように形成されたソース
電極（18）と、前記Ｎ-型半導体基板（11）の裏面部に
形成されたＮ+型ドレイン層（19）を介して形成された
ドレイン電極（20）を有する請求項２、５記載のＭＯＳ
ＦＥＴ。 - 【請求項７】 Ｎ-型半導体基板（11）の表面部に形成
されたＰ型ボディ層（12）と、前記Ｐ型ボディ層（12）
の表面部にチャネル部が設定されるようにして形成され
たＮ+型ソース層（13）と、前記Ｎ-型半導体基板（11）
の表面部に形成されたＮ+型ドレイン層（21）と、前記
Ｎ-型半導体基板（11）の表面部の前記Ｐ型ボディ層（1
2）と前記Ｎ+型ドレイン層（21）との間に形成された複
数のＮ+型層（17、17'）と、前記チャネル部に対応する
前記ボディ層（12）の表面に、ゲート絶縁膜（14）を介
して形成されたゲート電極（15）と、前記ボディ層（1
2）の表面およびソース層（13）の表面それぞれに結合
されるように形成されたソース電極（16）と、前記Ｎ+
型ドレイン層（21）の表面に結合されるように形成され
たドレイン電極（22）と、前記Ｎ+型層（17、17'）の表
面に結合されるように形成されたソース電極（18、1
8'）を有する請求項２、３記載のＭＯＳＦＥＴ。 - 【請求項８】 Ｎ-型半導体基板（11）の表面部に形成
されたＰ型ボディ層（23）と、前記Ｐ型ボディ層（23）
の表面部に形成されたＮ+型ソース層（24）と、前記Ｎ-
型半導体基板（11）の表面部の２個の前記Ｐ型ボディ層
（23）の間に形成されたＮ+型層（25）と、チャネル部
が設定されるように前記ボディ層（23）と前記Ｎ+型ソ
ース層（24）を貫通して形成されたゲート絶縁膜（26）
の内の溝に形成されたゲート電極（26）と、前記ボディ
層（23）の表面およびソース層（24）の表面それぞれに
結合されるように形成されたソース電極（27）と、前記
Ｎ+型層（25）の表面に結合されるように形成されたソ
ース電極（29）と、前記Ｎ-型半導体基板（11）の裏面
部に形成されたＮ+型ドレイン層（19）を介して形成さ
れたドレイン電極（20）を有する請求項４、５記載のＭ
ＯＳＦＥＴ。 - 【請求項９】 ジャンクションＦＥＴ（31）のソースと
ＭＯＳ（32）のドレインを接続し、前記ジャンクション
ＦＥＴ（31）のゲートを前記ＭＯＳ（32）のソースに接
続し、並列回路（33）の一方の端子を前記ジャンクショ
ンＦＥＴ（31）のソースと前記ＭＯＳ（32）のドレイン
の接続箇所（Ｔ）に接続し、他方の端子を前記ＭＯＳ
（32）のソースに接続し、前記ジャンクションＦＥＴ
（31）のドレインをプラス、前記ＭＯＳ（32）のソース
をマイナスとし、前記ＭＯＳ（32）のゲートを制御電圧
に接続する回路。 - 【請求項１０】 並列回路の第３の端子をＭＯＳ（32）
のゲートに接続した請求項９記載の回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10089314A JPH11274490A (ja) | 1998-03-18 | 1998-03-18 | Ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10089314A JPH11274490A (ja) | 1998-03-18 | 1998-03-18 | Ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274490A true JPH11274490A (ja) | 1999-10-08 |
Family
ID=13967215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10089314A Pending JPH11274490A (ja) | 1998-03-18 | 1998-03-18 | Ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274490A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003526923A (ja) * | 2000-02-24 | 2003-09-09 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | モノリシック集積半導体素子 |
| WO2015111218A1 (ja) * | 2014-01-27 | 2015-07-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1998
- 1998-03-18 JP JP10089314A patent/JPH11274490A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003526923A (ja) * | 2000-02-24 | 2003-09-09 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | モノリシック集積半導体素子 |
| WO2015111218A1 (ja) * | 2014-01-27 | 2015-07-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JPWO2015111218A1 (ja) * | 2014-01-27 | 2017-03-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9806147B2 (en) | 2014-01-27 | 2017-10-31 | Renesas Electronics Corporation | Semiconductor device |
| US10249708B2 (en) | 2014-01-27 | 2019-04-02 | Renesas Electronics Corporation | Semiconductor device |
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