JPH08227996A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08227996A JPH08227996A JP7030309A JP3030995A JPH08227996A JP H08227996 A JPH08227996 A JP H08227996A JP 7030309 A JP7030309 A JP 7030309A JP 3030995 A JP3030995 A JP 3030995A JP H08227996 A JPH08227996 A JP H08227996A
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- JP
- Japan
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- electrode
- conductive film
- insulating film
- gate
- main electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】 （修正有）
【目的】加圧力による特性変化がなく、かつ活性領域が
広くとれるＭＯＳ構造のパワーデバイス。 【構成】高濃度ｎ形領域４とｎ形層２とに挟まれたｐ形
領域３上に酸化膜の第１絶縁膜７を介してポリシリコン
ゲート電極５、６が形成され、このゲート電極５、６上
に第２絶縁膜７１が被覆され、第２絶縁膜７１上に第１
エミッタ電極２２と、一部窓開けされた第２絶縁膜７１
上に第１ゲート集電電極８を形成し、第１ゲート集電電
極８上に窓開けされたポリイミドの第３絶縁膜９上にＡ
ｌ−Ｓｉの第２ゲート集電電極１０を形成する。また第
１エミッタ電極２２上に第３絶縁膜９を形成し、第２エ
ミッタ電極２３を形成する。第２エミッタ電極２３を圧
接するエミッタ端子１１は第２ゲート集電電極１０に接
触しないように凹形１２に加工される。
広くとれるＭＯＳ構造のパワーデバイス。 【構成】高濃度ｎ形領域４とｎ形層２とに挟まれたｐ形
領域３上に酸化膜の第１絶縁膜７を介してポリシリコン
ゲート電極５、６が形成され、このゲート電極５、６上
に第２絶縁膜７１が被覆され、第２絶縁膜７１上に第１
エミッタ電極２２と、一部窓開けされた第２絶縁膜７１
上に第１ゲート集電電極８を形成し、第１ゲート集電電
極８上に窓開けされたポリイミドの第３絶縁膜９上にＡ
ｌ−Ｓｉの第２ゲート集電電極１０を形成する。また第
１エミッタ電極２２上に第３絶縁膜９を形成し、第２エ
ミッタ電極２３を形成する。第２エミッタ電極２３を圧
接するエミッタ端子１１は第２ゲート集電電極１０に接
触しないように凹形１２に加工される。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型バイポー
ラトランジスタ（ＩＧＢＴ）などのパワーデバイスを対
象に、基板の一主面に第一の主電極（エミッタ）と制御
電極（ゲート）、別な主面に第二の主電極（コレクタ）
を有する半導体チップをパッケージ内に組み込んだ半導
体装置に関する。
ラトランジスタ（ＩＧＢＴ）などのパワーデバイスを対
象に、基板の一主面に第一の主電極（エミッタ）と制御
電極（ゲート）、別な主面に第二の主電極（コレクタ）
を有する半導体チップをパッケージ内に組み込んだ半導
体装置に関する。
【０００２】
【従来の技術】ＩＧＢＴは、パワースイッチングデバイ
スとしてモータＰＷＭ制御インバータの応用などに幅広
く使われている。また、このＩＧＢＴは電圧駆動型で扱
い易い点などから、市場の要求は大容量化へと向かって
きている。このようなＩＧＢＴのようなＭＯＳ制御デバ
イスでは、半導体チップの一主面上にエミッタ電極とゲ
ート電極とが並んで作られている。このためにＩＧＢＴ
をパッケージ容器に組み込む場合に、下面側に作られた
コレクタは、ＩＧＢＴを放熱体兼用の金属ベース上にマ
ウントして外部に引き出すことが出来るが、エミッタ電
極とゲート電極は別々に外部導出端子を介して引き出す
必要がある。そこで、従来の素子構造では、前記の金属
ベースとともにパッケージ容器の上面側にエミッタ、ゲ
ート用の外部導出端子を装備し、エミッタ電極と外部導
出端子、およびゲート電極と外部導出端子との間に数１
０本もの線径３００μｍ程度のアルミ導線をワイヤボン
ディングして引き出すようにしている。
スとしてモータＰＷＭ制御インバータの応用などに幅広
く使われている。また、このＩＧＢＴは電圧駆動型で扱
い易い点などから、市場の要求は大容量化へと向かって
きている。このようなＩＧＢＴのようなＭＯＳ制御デバ
イスでは、半導体チップの一主面上にエミッタ電極とゲ
ート電極とが並んで作られている。このためにＩＧＢＴ
をパッケージ容器に組み込む場合に、下面側に作られた
コレクタは、ＩＧＢＴを放熱体兼用の金属ベース上にマ
ウントして外部に引き出すことが出来るが、エミッタ電
極とゲート電極は別々に外部導出端子を介して引き出す
必要がある。そこで、従来の素子構造では、前記の金属
ベースとともにパッケージ容器の上面側にエミッタ、ゲ
ート用の外部導出端子を装備し、エミッタ電極と外部導
出端子、およびゲート電極と外部導出端子との間に数１
０本もの線径３００μｍ程度のアルミ導線をワイヤボン
ディングして引き出すようにしている。
【０００３】しかしながら、このような従来の構造では
コレクタ側からの放熱ができるが、エミッタ側からの放
熱はできず、素子を大容量化する上で支障がでてきた。
そこで、当該発明者らは、ＭＯＳデバイスのエミッタ側
表面にＭＯＳ部を作らず、放熱と電流通路としての役割
を持たせた、エミッタ集電電極と呼ばれる構造を提案
し、この集電電極の部分にのみ加圧できるコンタクト端
子と呼ばれる電極で素子を加圧し、主電極へのワイヤボ
ンディングレスを達成した。（富士時報 １９９４年５
月号PP283-287 ）
コレクタ側からの放熱ができるが、エミッタ側からの放
熱はできず、素子を大容量化する上で支障がでてきた。
そこで、当該発明者らは、ＭＯＳデバイスのエミッタ側
表面にＭＯＳ部を作らず、放熱と電流通路としての役割
を持たせた、エミッタ集電電極と呼ばれる構造を提案
し、この集電電極の部分にのみ加圧できるコンタクト端
子と呼ばれる電極で素子を加圧し、主電極へのワイヤボ
ンディングレスを達成した。（富士時報 １９９４年５
月号PP283-287 ）
【０００４】
【発明が解決しようとする課題】この構造は、コレクタ
側からの放熱に加えて、エミッタ側からの放熱もできる
ため、電流密度の増大が図れることと主電極に対するワ
イヤボンデングが不要になることから信頼性の大幅な向
上が図れるなどの利点がある反面、集電電極というＭＯ
Ｓ構造を設けない無効な領域を作らざるを得ない。この
集電電極を設ける理由は、ＩＧＢＴのようなＭＯＳ構造
の素子ではゲート電極上の酸化膜を介してエミッタ電極
が延長して作られるために、エミッタ電極全面にパッケ
ージ側の電極板を加圧接触させると、ゲート電極にも加
圧力が加わり特性が変化したり、劣化したりするため、
実用に供しないためである。また半導体チップ面積が大
きくなるとゲートパッドからの距離の違いで、ゲート信
号の伝達時間にばらつきを生じ、半導体チップ全体が均
一に動作することが困難となる。
側からの放熱に加えて、エミッタ側からの放熱もできる
ため、電流密度の増大が図れることと主電極に対するワ
イヤボンデングが不要になることから信頼性の大幅な向
上が図れるなどの利点がある反面、集電電極というＭＯ
Ｓ構造を設けない無効な領域を作らざるを得ない。この
集電電極を設ける理由は、ＩＧＢＴのようなＭＯＳ構造
の素子ではゲート電極上の酸化膜を介してエミッタ電極
が延長して作られるために、エミッタ電極全面にパッケ
ージ側の電極板を加圧接触させると、ゲート電極にも加
圧力が加わり特性が変化したり、劣化したりするため、
実用に供しないためである。また半導体チップ面積が大
きくなるとゲートパッドからの距離の違いで、ゲート信
号の伝達時間にばらつきを生じ、半導体チップ全体が均
一に動作することが困難となる。
【０００５】この発明は、前記欠点を解決するために、
半導体チップを複数領域にブロック化し、ゲート配線を
２層配線にし、第２層目の配線で各ブロックを接続する
ことでチップ全体を均一動作させる。またゲート電極上
のエミッタ電極に加圧力が加わらないように、この領域
以外のエミッタ電極とパッケージ側の電極板とを接触さ
せて、さらに集電電極という無効な領域を設けない構造
とすることで、加圧力による特性変化がなく、かつ活性
領域が広くとれるＭＯＳ構造の半導体装置を提供するこ
とにある。
半導体チップを複数領域にブロック化し、ゲート配線を
２層配線にし、第２層目の配線で各ブロックを接続する
ことでチップ全体を均一動作させる。またゲート電極上
のエミッタ電極に加圧力が加わらないように、この領域
以外のエミッタ電極とパッケージ側の電極板とを接触さ
せて、さらに集電電極という無効な領域を設けない構造
とすることで、加圧力による特性変化がなく、かつ活性
領域が広くとれるＭＯＳ構造の半導体装置を提供するこ
とにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、第一主面に第一主電極と制御電極、第二主面に第
二主電極をそれぞれ有するＭＯＳ構造の半導体チップ
を、両面が露出する一対の共通電極板の間に絶縁外筒を
介装してなる平形パッケージの中に組み込み、該半導体
チップの第一主電極とこれに対向するパッケージ側の共
通電極板との間に加圧、導電、放熱体を兼ねたコンタク
ト端子体を介装した半導体装置において、制御電極が、
第一の主面上に第一絶縁膜を介して形成される第一導電
膜と、該第一導電膜上に一部が窓開けされた第二絶縁膜
を介して形成される第二導電膜と、該第二導電膜上に一
部が窓開けされた第三絶縁膜を介して形成される第三導
電膜とを有し、第二絶縁膜を介して第一導電膜上にも形
成される第一主電極を有することである。
めに、第一主面に第一主電極と制御電極、第二主面に第
二主電極をそれぞれ有するＭＯＳ構造の半導体チップ
を、両面が露出する一対の共通電極板の間に絶縁外筒を
介装してなる平形パッケージの中に組み込み、該半導体
チップの第一主電極とこれに対向するパッケージ側の共
通電極板との間に加圧、導電、放熱体を兼ねたコンタク
ト端子体を介装した半導体装置において、制御電極が、
第一の主面上に第一絶縁膜を介して形成される第一導電
膜と、該第一導電膜上に一部が窓開けされた第二絶縁膜
を介して形成される第二導電膜と、該第二導電膜上に一
部が窓開けされた第三絶縁膜を介して形成される第三導
電膜とを有し、第二絶縁膜を介して第一導電膜上にも形
成される第一主電極を有することである。
【０００７】また半導体チップが複数領域にブロック化
され、各ブロック毎に独立した第二導電膜と各ブロック
に共通した第三導電膜を有するとよい。前記の第一主電
極を２層構造とし、第一導電膜以外の領域上の第一主電
極の第一層と第二層との間に第四絶縁膜を挟んで、第一
導電膜上以外の第一主電極の表面高さが第一導電膜上の
第一主電極の表面高さより高くする。
され、各ブロック毎に独立した第二導電膜と各ブロック
に共通した第三導電膜を有するとよい。前記の第一主電
極を２層構造とし、第一導電膜以外の領域上の第一主電
極の第一層と第二層との間に第四絶縁膜を挟んで、第一
導電膜上以外の第一主電極の表面高さが第一導電膜上の
第一主電極の表面高さより高くする。
【０００８】また制御電極と対応する領域のコンタクト
端子体を凹状にし、制御電極と接触しないコンタクト端
子体を有するようにする。さらに第一導電膜がポリシリ
コンで形成され、第二および第三導電膜が金属で形成さ
れ、第三絶縁膜がポリイミドで形成されようにする。ま
た前記の第四絶縁膜がポリイミドで形成されるようにす
るとよい。
端子体を凹状にし、制御電極と接触しないコンタクト端
子体を有するようにする。さらに第一導電膜がポリシリ
コンで形成され、第二および第三導電膜が金属で形成さ
れ、第三絶縁膜がポリイミドで形成されようにする。ま
た前記の第四絶縁膜がポリイミドで形成されるようにす
るとよい。
【０００９】
【作用】この発明の構造にすることで、従来のように、
エミッタ側に設けられたＭＯＳ構造を持たない、電流通
路と放熱を兼ね備えたエミッタ集電電極部を設けること
なく、エミッタ電極全面に面接触するコンタクト端子体
を介して加圧接触させることができ、半導体チップのＭ
ＯＳ制御構造に不当な加圧力を加えることなしにエミッ
タ側からの放熱が行われる。また従来のエミッタ集電電
極部を活性領域として使用でき、半導体チップの有効面
積を増やすことができるので、従来にもまして、放熱性
が飛躍的に向上するとともに、半導体装置の電流容量の
増大化が図れる。
エミッタ側に設けられたＭＯＳ構造を持たない、電流通
路と放熱を兼ね備えたエミッタ集電電極部を設けること
なく、エミッタ電極全面に面接触するコンタクト端子体
を介して加圧接触させることができ、半導体チップのＭ
ＯＳ制御構造に不当な加圧力を加えることなしにエミッ
タ側からの放熱が行われる。また従来のエミッタ集電電
極部を活性領域として使用でき、半導体チップの有効面
積を増やすことができるので、従来にもまして、放熱性
が飛躍的に向上するとともに、半導体装置の電流容量の
増大化が図れる。
【００１０】また、主電極の接続にはボンディングワイ
ヤを使用しないので信頼性が向上すると共に内部インダ
クタンスも小さくなる。さらにチップをブロック化し各
ブロックのゲート電極を金属膜で接続することで、ボン
ディングパッド部から離れたブロックでもゲート内部イ
ンダクタンスを小さく、しかも均一化できる。
ヤを使用しないので信頼性が向上すると共に内部インダ
クタンスも小さくなる。さらにチップをブロック化し各
ブロックのゲート電極を金属膜で接続することで、ボン
ディングパッド部から離れたブロックでもゲート内部イ
ンダクタンスを小さく、しかも均一化できる。
【００１１】
【実施例】図１はこの発明の一実施例を示す要部断面図
である。ｐ形層１にｎ形層２をエピタキシャル成長によ
り積層し、ｎ形層２の表面層にｐ形領域３が拡散などに
より選択的に形成され、このｐ形領域３の表面層に高濃
度ｎ形領域４が形成され、高濃度ｎ形領域４とｎ形層２
とに挟まれたｐ形領域３上に酸化膜の第１絶縁膜７を介
してポリシリコンゲート電極５、６（第１導電膜）が形
成され、このゲート電極５、６上に酸化膜の第２絶縁膜
７１が被覆され、第２絶縁膜７１上にＡｌ−Ｓｉの第１
エミッタ電極２２と、一部窓開けされた第２絶縁膜７１
上に第１ゲート集電電極８を形成し、第１ゲート集電電
極８（第２導電膜）上に一部窓開けされたポリイミドの
第３絶縁膜９上にＡｌ−Ｓｉの第２ゲート集電電極１０
（第３導電膜）を形成する。また第１エミッタ電極２２
上のゲート電極５上を除き、ポリイミド膜の第３絶縁膜
９を形成し、その上に第２ゲート集電電極１０領域を除
く第１エミッタ電極２２の全面を覆うように第２エミッ
タ電極２３を形成する。第２エミッタ電極２３を圧接す
るコンタクト端子体であるエミッタ端子１１は第２ゲー
ト集電電極１０に接触しないように凹形１２に加工され
る。Ａｌ−Ｓｉによる電極形成は蒸着で行われる。Ａｌ
−Ｓｉの代わりにＡｌでもよい。
である。ｐ形層１にｎ形層２をエピタキシャル成長によ
り積層し、ｎ形層２の表面層にｐ形領域３が拡散などに
より選択的に形成され、このｐ形領域３の表面層に高濃
度ｎ形領域４が形成され、高濃度ｎ形領域４とｎ形層２
とに挟まれたｐ形領域３上に酸化膜の第１絶縁膜７を介
してポリシリコンゲート電極５、６（第１導電膜）が形
成され、このゲート電極５、６上に酸化膜の第２絶縁膜
７１が被覆され、第２絶縁膜７１上にＡｌ−Ｓｉの第１
エミッタ電極２２と、一部窓開けされた第２絶縁膜７１
上に第１ゲート集電電極８を形成し、第１ゲート集電電
極８（第２導電膜）上に一部窓開けされたポリイミドの
第３絶縁膜９上にＡｌ−Ｓｉの第２ゲート集電電極１０
（第３導電膜）を形成する。また第１エミッタ電極２２
上のゲート電極５上を除き、ポリイミド膜の第３絶縁膜
９を形成し、その上に第２ゲート集電電極１０領域を除
く第１エミッタ電極２２の全面を覆うように第２エミッ
タ電極２３を形成する。第２エミッタ電極２３を圧接す
るコンタクト端子体であるエミッタ端子１１は第２ゲー
ト集電電極１０に接触しないように凹形１２に加工され
る。Ａｌ−Ｓｉによる電極形成は蒸着で行われる。Ａｌ
−Ｓｉの代わりにＡｌでもよい。
【００１２】図２はこの発明によるチップ平面図を示
す。大面積のＩＧＢＴチップ１３内を複数に分割し（本
発明例では１０分割）それぞれのブロック化する。各ブ
ロック１５の第１ゲート集電電極（図示されていない）
は第２ゲート集電電極１０と接続し、第２ゲート集電電
極１０はＡｌ配線１７、ポリシリコンＡｌ接続部１９、
ゲートパッド１８で構成され、この第２ゲート集電電極
１０で各ブロックが互いに接続される。ゲートパッド１
８部で図示されていないゲートボンデングワイヤにより
外部ゲート回路と接続する。第１および第２ゲート集電
電極８、１０は、Ａｌ−ＳｉもしくはＡｌで形成され
る。また周縁部は耐圧を確保するためのガードリング１
４が形成される。
す。大面積のＩＧＢＴチップ１３内を複数に分割し（本
発明例では１０分割）それぞれのブロック化する。各ブ
ロック１５の第１ゲート集電電極（図示されていない）
は第２ゲート集電電極１０と接続し、第２ゲート集電電
極１０はＡｌ配線１７、ポリシリコンＡｌ接続部１９、
ゲートパッド１８で構成され、この第２ゲート集電電極
１０で各ブロックが互いに接続される。ゲートパッド１
８部で図示されていないゲートボンデングワイヤにより
外部ゲート回路と接続する。第１および第２ゲート集電
電極８、１０は、Ａｌ−ＳｉもしくはＡｌで形成され
る。また周縁部は耐圧を確保するためのガードリング１
４が形成される。
【００１３】図３はこの発明によるエミッタ端子を示
し、同図（ａ）は平面図および同図（ｂ）は同図（ａ）
のＡ−Ａで切断した断面図を示す。エミッタ端子１１と
第２ゲート集電電極およびガードリングと接触しないよ
うにエミッタ端子１１に凹部１２、２１を設ける。
し、同図（ａ）は平面図および同図（ｂ）は同図（ａ）
のＡ−Ａで切断した断面図を示す。エミッタ端子１１と
第２ゲート集電電極およびガードリングと接触しないよ
うにエミッタ端子１１に凹部１２、２１を設ける。
【００１４】
【発明の効果】以上のべたように、本発明によれば、半
導体チップのＭＯＳ制御電極構造に不当な加圧力を加え
ること無しに、面接触による均一な加圧接触が達成でき
るとともに、各半導体チップの両面からの放熱が可能と
なり電流容量の大幅な増化が図れるほか、主電極からの
電流の引き出しにボンディングワイヤを使用しないので
内部配線インダクタンスも小さくなり、ハーメチックシ
ール構造の平形パッケージと組み合わせて半導体装置の
大幅な信頼性向上が図れる。
導体チップのＭＯＳ制御電極構造に不当な加圧力を加え
ること無しに、面接触による均一な加圧接触が達成でき
るとともに、各半導体チップの両面からの放熱が可能と
なり電流容量の大幅な増化が図れるほか、主電極からの
電流の引き出しにボンディングワイヤを使用しないので
内部配線インダクタンスも小さくなり、ハーメチックシ
ール構造の平形パッケージと組み合わせて半導体装置の
大幅な信頼性向上が図れる。
【００１５】また、チップをブロック化し各ブロックの
ゲート電極を金属膜で接続することで、ボンディングパ
ッド部から離れたブロックでもゲート内部インダクタン
スが小さくなり、大面積のチップでも全面が均一に動作
し、動作電流が大幅に増大できた。
ゲート電極を金属膜で接続することで、ボンディングパ
ッド部から離れたブロックでもゲート内部インダクタン
スが小さくなり、大面積のチップでも全面が均一に動作
し、動作電流が大幅に増大できた。
【図１】この発明の一実施例を示す要部断面図
【図２】この発明によるチップ平面図
【図３】この発明によるエミッタ端子を示し、（ａ）は
平面図、（ｂ）は断面図
平面図、（ｂ）は断面図
１ ｐ形層 ２ ｎ形層 ３ ｐ形領域 ４ 高濃度ｎ形領域 ５ ポリシリコンゲート電極 ６ ポリシリコンゲート電極 ７ 第１絶縁膜 ７１ 第２絶縁膜 ８ 第１ゲート集電電極 ９ ポリイミドの第３絶縁膜 １０ 第２ゲート集電電極 １１ エミッタ端子 １２ 凹部（第２ゲート集電電極に対応する個所） １３ ＩＧＢＴチップ １４ ガードリング １５ ブロック １７ Ａｌ配線 １８ ゲートパッド １９ ポリシリコンＡｌ接続部 ２１ 凹部（ガードリングに対応する個所） ２２ 第１エミッタ電極 ２３ 第２エミッタ電極
Claims (6)
- 【請求項１】第一主面に第一主電極と制御電極、第二主
面に第二主電極をそれぞれ有するＭＯＳ構造の半導体チ
ップを、両面が露出する一対の共通電極板の間に絶縁外
筒を介装してなる平形パッケージの中に組み込み、該半
導体チップの第一主電極とこれに対向するパッケージ側
の共通電極板との間に加圧、導電、放熱体を兼ねたコン
タクト端子体を介装した半導体装置において、制御電極
が、第一の主面上に第一絶縁膜を介して形成される第一
導電膜と、該第一導電膜上に一部が窓開けされた第二絶
縁膜を介して形成される第二導電膜と、該第二導電膜上
に一部が窓開けされた第三絶縁膜を介して形成される第
三導電膜とを有し、第二絶縁膜を介して第一導電膜上に
も形成される第一主電極を有することを特徴とする半導
体装置。 - 【請求項２】半導体チップが複数領域にブロック化さ
れ、各ブロック毎に独立した第二導電膜と各ブロックに
共通した第三導電膜を有することを特徴とする請求項１
記載の半導体装置。 - 【請求項３】第一主電極を２層構造とし、第一導電膜以
外の領域上の第一主電極の第一層と第二層との間に第四
絶縁膜を挟んで、第一導電膜上以外の第一主電極の表面
高さが第一導電膜上の第一主電極の表面高さより高いこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項４】制御電極と対応する領域のコンタクト端子
体を凹状にし、制御電極と接触しないコンタクト端子体
を有することを特徴とする請求項１記載の半導体装置。 - 【請求項５】第一導電膜がポリシリコンで形成され、第
二および第三導電膜が金属で形成され、第三絶縁膜がポ
リイミドで形成されることを特徴とする請求項１記載の
半導体装置。 - 【請求項６】第四絶縁膜がポリイミドで形成されること
を特徴とする請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03030995A JP3265894B2 (ja) | 1995-02-20 | 1995-02-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03030995A JP3265894B2 (ja) | 1995-02-20 | 1995-02-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08227996A true JPH08227996A (ja) | 1996-09-03 |
| JP3265894B2 JP3265894B2 (ja) | 2002-03-18 |
Family
ID=12300184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03030995A Expired - Fee Related JP3265894B2 (ja) | 1995-02-20 | 1995-02-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3265894B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09260646A (ja) * | 1996-03-19 | 1997-10-03 | Fuji Electric Co Ltd | 半導体装置 |
| JP2007142138A (ja) * | 2005-11-18 | 2007-06-07 | Mitsubishi Electric Corp | 半導体装置 |
| JP2009081198A (ja) * | 2007-09-25 | 2009-04-16 | Toshiba Corp | 半導体装置 |
| JP2012084937A (ja) * | 2009-08-18 | 2012-04-26 | Denso Corp | 半導体装置 |
| CN112216670A (zh) * | 2020-11-05 | 2021-01-12 | 全球能源互联网研究院有限公司 | 一种高压功率半导体芯片的封装结构和封装方法 |
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