JPH03236252A - 試験回路内蔵形集積回路 - Google Patents
試験回路内蔵形集積回路Info
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- JPH03236252A JPH03236252A JP2033201A JP3320190A JPH03236252A JP H03236252 A JPH03236252 A JP H03236252A JP 2033201 A JP2033201 A JP 2033201A JP 3320190 A JP3320190 A JP 3320190A JP H03236252 A JPH03236252 A JP H03236252A
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- JP
- Japan
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- control terminal
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- external control
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- 238000012360 testing method Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 238000012216 screening Methods 0.000 description 6
- 238000011156 evaluation Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイアス試験回路を内蔵した試験回路内蔵形集
積回路に関する。
積回路に関する。
従来、半導体集積回路の製造後には、潜在的欠陥を含む
デバイスを種々の試験によって除去するため所謂スクリ
ーニングが行われるでいる。このスクリーニングにおけ
るバイアス試験又は評価試験におけるバイアス試験にお
いては、その半導体集積回路の入出力端子は外部抵抗を
介して電源端子に接続し、バイアス電圧をかけバイアス
試験が実施されていた。
デバイスを種々の試験によって除去するため所謂スクリ
ーニングが行われるでいる。このスクリーニングにおけ
るバイアス試験又は評価試験におけるバイアス試験にお
いては、その半導体集積回路の入出力端子は外部抵抗を
介して電源端子に接続し、バイアス電圧をかけバイアス
試験が実施されていた。
上述した従来の半導体集積回路のバイアス試験にあって
は、その半導体集積回路の入出力端子に外部抵抗をそれ
ぞれ接続する必要があることからバイアス試験が面倒で
あり、また、そのバイアス試験ボードの制作コストも高
くなるという不都合があった。更には半導体集積回路の
種類（品種）が異なると入出力端子の配置が異なるため
、バイアス試験ボードを共用することが出来ず、品種毎
に制作しなければならないという不都合があった。
は、その半導体集積回路の入出力端子に外部抵抗をそれ
ぞれ接続する必要があることからバイアス試験が面倒で
あり、また、そのバイアス試験ボードの制作コストも高
くなるという不都合があった。更には半導体集積回路の
種類（品種）が異なると入出力端子の配置が異なるため
、バイアス試験ボードを共用することが出来ず、品種毎
に制作しなければならないという不都合があった。
本発明の目的は、半導体集積回路の製造後におけるスク
リーニングや評価試験等で行われるバイアス試験を容易
に実施できるとともに、バイアス試験ボードの制作コス
トの低減を図り得る試験回路内蔵形集積回路を提供する
ことにある。
リーニングや評価試験等で行われるバイアス試験を容易
に実施できるとともに、バイアス試験ボードの制作コス
トの低減を図り得る試験回路内蔵形集積回路を提供する
ことにある。
本発明は、同一チップ内に主回路部とこの主回路部用の
入出力端子のバイアス試験回路とを内蔵している。この
バイアス試験回路を、各入出力端子に各−つずつ接続さ
れた抵抗及び当該各抵抗にその一端が接続されたスイッ
チとにより構成している。そして、各スイッチの他端側
を電源端子に接続するとともに、該各スイッチの導通・
非導通を制御する電圧信号印加用の外部制御端子を設は
等の構成を採っている。これによって、前述した目的を
達成しようとするものである。
入出力端子のバイアス試験回路とを内蔵している。この
バイアス試験回路を、各入出力端子に各−つずつ接続さ
れた抵抗及び当該各抵抗にその一端が接続されたスイッ
チとにより構成している。そして、各スイッチの他端側
を電源端子に接続するとともに、該各スイッチの導通・
非導通を制御する電圧信号印加用の外部制御端子を設は
等の構成を採っている。これによって、前述した目的を
達成しようとするものである。
以下、本発明の一実施例を図面に基づいて説明する。
第１図において、チップ１内には、主回路部（半導体集
積回路）２と、この主回路部用のバイアス試験回路３と
が内蔵されている。
積回路）２と、この主回路部用のバイアス試験回路３と
が内蔵されている。
主回路部２の入力端子４ａ、 ４ｂ、・・・・・・、
４ｎは、各々抵抗６ａ、６ｂ、・・・・・・、６ｎに接
続され、各抵抗６ａ、６ｂ ・・・・・・、６ｎには
、スイッチとしてのｐチャネルＭＯ３）タンジスタ（以
下、必要に応じてｒＭＯ３）ランジスタ」という。）７
ａ、７ｂ、・・・・・・７ｎのそれぞれのドレインが接
続されている。これらのＭＯＳ）ランジスタフａ。
４ｎは、各々抵抗６ａ、６ｂ、・・・・・・、６ｎに接
続され、各抵抗６ａ、６ｂ ・・・・・・、６ｎには
、スイッチとしてのｐチャネルＭＯ３）タンジスタ（以
下、必要に応じてｒＭＯ３）ランジスタ」という。）７
ａ、７ｂ、・・・・・・７ｎのそれぞれのドレインが接
続されている。これらのＭＯＳ）ランジスタフａ。
７ｂ、・・・・・・７ｎのソースは電源端子■に接続さ
れている。主回路部２の出力端子５ａ、５ｂ、・・・・
・・５ｎも同様にして、抵抗８ａ、８ｂ、・・・・・・
８ｎとＭＯＳ）ランジスタ９ａ、９ｂ、・・・・・・、
９ｎの直列回路をそれぞれ介して電源端子■に接続され
ている。
れている。主回路部２の出力端子５ａ、５ｂ、・・・・
・・５ｎも同様にして、抵抗８ａ、８ｂ、・・・・・・
８ｎとＭＯＳ）ランジスタ９ａ、９ｂ、・・・・・・、
９ｎの直列回路をそれぞれ介して電源端子■に接続され
ている。
本実施例では、抵抗６ａ、６ｂ、・・・・・・、６ｎ。
８ａ、８ｂ、・・・・・・８ｎ及びＭＯ３Ｉ−ランジス
タフａ、 ７ ｂ、 ＝７ｎ、 ９ ａ、 ９ ｂ、
＝ ９ｎとから、バイアス試験回路３が構成されてい
る。
タフａ、 ７ ｂ、 ＝７ｎ、 ９ ａ、 ９ ｂ、
＝ ９ｎとから、バイアス試験回路３が構成されてい
る。
更に、このバイアス試験回路３を構成するＭＯＳトラン
ジスタ７ ａ、 ７ ｂ、 ＝７ ｎ、 ９ ａ、
９ ｂ・・・・・・、９ｎのそれぞれのゲートには
外部制御端子１０が接続されている。この外部制御端子
１０は試験用として特に設けられたものである。
ジスタ７ ａ、 ７ ｂ、 ＝７ ｎ、 ９ ａ、
９ ｂ・・・・・・、９ｎのそれぞれのゲートには
外部制御端子１０が接続されている。この外部制御端子
１０は試験用として特に設けられたものである。
次に上記実施例の全体的動作を説明する。
外部制御端子１０を介してＭＯＳトランジスタ７ａ、７
ｂ、−７ｎ、９ａ、９ｂ、−”、９ｎのゲートに高レベ
ルの電圧信号（制御信号）を外部より印加して当該電位
を高レベルに保つと、該電位がゲート闇値電圧より高電
位の状態となって、ＭＯＳ）ランジスタが７ａ、７ｂ、
・・・・・・７ｎ、９ａ、９ｂ、・・・・・・、９ｎｎ
非違（ＯＦＦ）状態で維持される。このため、主回路部
２は、入力端子４ａ、４ｂ、・・・・・・、４ｎと出力
端子５ａ、５ｂ、・・・・・・、５ｎの間で通常の機能
動作を行う。
ｂ、−７ｎ、９ａ、９ｂ、−”、９ｎのゲートに高レベ
ルの電圧信号（制御信号）を外部より印加して当該電位
を高レベルに保つと、該電位がゲート闇値電圧より高電
位の状態となって、ＭＯＳ）ランジスタが７ａ、７ｂ、
・・・・・・７ｎ、９ａ、９ｂ、・・・・・・、９ｎｎ
非違（ＯＦＦ）状態で維持される。このため、主回路部
２は、入力端子４ａ、４ｂ、・・・・・・、４ｎと出力
端子５ａ、５ｂ、・・・・・・、５ｎの間で通常の機能
動作を行う。
一方、外部制御端子１０を介してＭＯＳトランジスタ７
ａ、７ｂ、・・・・・・７ｎ、９ａ、９ｂ、・・・・・
・９ｎのゲートに、低レベルの電圧信号（制御信号）を
外部より印加（若しくは何も制御信号を印加しない）し
て当該電位を低レベルに保つと該電位がゲート閾値電圧
より低電位の状態となってＭＯＳトランジスタ７ ａ、
７ ｂ、 ＝１ ｎ、 ９ ａ。
ａ、７ｂ、・・・・・・７ｎ、９ａ、９ｂ、・・・・・
・９ｎのゲートに、低レベルの電圧信号（制御信号）を
外部より印加（若しくは何も制御信号を印加しない）し
て当該電位を低レベルに保つと該電位がゲート閾値電圧
より低電位の状態となってＭＯＳトランジスタ７ ａ、
７ ｂ、 ＝１ ｎ、 ９ ａ。
９ｂ ・・・・・・ ９ｎが導通（ＯＮ）状態で維持さ
れる。このため、主回路部２の入力端子４ａ、４ｂ。
れる。このため、主回路部２の入力端子４ａ、４ｂ。
・・・・・・、４ｎと出力端子５ａ、５ｂ、・・・・・
・、５ｎは、抵抗６ａ、６ｂ、−−−−＝、６ｎ、、８
ａ、８ｂ、−・・・８ｎをそれぞれ介して電源端子■に
接続され、バイアス状態となり、スクリーニング又は評
価試験等で実施するバイアス試験の状態を維持すること
ができる。
・、５ｎは、抵抗６ａ、６ｂ、−−−−＝、６ｎ、、８
ａ、８ｂ、−・・・８ｎをそれぞれ介して電源端子■に
接続され、バイアス状態となり、スクリーニング又は評
価試験等で実施するバイアス試験の状態を維持すること
ができる。
以上説明した本実施例によると、主回路部２の通常の機
能状態とスクリーニング又は評価試験等で実施するバイ
アス試験状態を外部制御端子１０を介して外部より容易
に制御することができる。
能状態とスクリーニング又は評価試験等で実施するバイ
アス試験状態を外部制御端子１０を介して外部より容易
に制御することができる。
尚、上記実施例では、スイッチとしてｐチャネルＭＯ３
）ランジスタを使用する場合を例示したが、ＰＮＰ型ト
ランジスタを用いても同様の効果を得ることができる。
）ランジスタを使用する場合を例示したが、ＰＮＰ型ト
ランジスタを用いても同様の効果を得ることができる。
以上説明したように、本発明によれば、バイアス試験回
路を構成する各スイッチの導通・非導通を制御する電圧
信号印加用の外部制御端子を設けたことから、主回路部
の通常の機能状態とスクリニング又は評価試験等で実施
するバイアス試験状態を外部制御端子を介して外部より
容易に制御することができ、同一チップ内に主回路部と
この主回路部用のバイアス試験回路とを内蔵したことか
ら、バイアス試験状態を作るために、入出力端子に外部
抵抗を接続する必要がないのでそのバイアス試験を容易
に実施することができ、更には、バイアス試験ボードの
共用化が図れることからバイアス試験ボードの制作コス
トを低減することができるという従来にない優れた試験
回路内蔵形集積回路を提供することができる。
路を構成する各スイッチの導通・非導通を制御する電圧
信号印加用の外部制御端子を設けたことから、主回路部
の通常の機能状態とスクリニング又は評価試験等で実施
するバイアス試験状態を外部制御端子を介して外部より
容易に制御することができ、同一チップ内に主回路部と
この主回路部用のバイアス試験回路とを内蔵したことか
ら、バイアス試験状態を作るために、入出力端子に外部
抵抗を接続する必要がないのでそのバイアス試験を容易
に実施することができ、更には、バイアス試験ボードの
共用化が図れることからバイアス試験ボードの制作コス
トを低減することができるという従来にない優れた試験
回路内蔵形集積回路を提供することができる。
第１図は本発明の一実施例の構成を示す説明図である。
１・・・・・・チップ、２・・・・・・主回路部、３・
・・・・・バイアス試験回路、４ａ、４ｂ、・・・・・
・、４ｎ・・・・・・入力端子、５ａ、５ｂ、・・・・
・・、５ｎ・・・・・・出力端子、６ａ。 ６ｂ、・・・・・・、６ｎ、８ａ、８ｂ、・・・・・・
８ｎ・・・・・・抵抗、７ａ、７ｂ、−・−，７ｎ、
９ａ、９ｂ、 ・・・・・・、９ｎ・・・・・・スイッ
チとしてのｐチャネルＭＯＳトランジスタ、１０・・・
・・・外部制御端子、■・・・・・・電源端子。
・・・・・バイアス試験回路、４ａ、４ｂ、・・・・・
・、４ｎ・・・・・・入力端子、５ａ、５ｂ、・・・・
・・、５ｎ・・・・・・出力端子、６ａ。 ６ｂ、・・・・・・、６ｎ、８ａ、８ｂ、・・・・・・
８ｎ・・・・・・抵抗、７ａ、７ｂ、−・−，７ｎ、
９ａ、９ｂ、 ・・・・・・、９ｎ・・・・・・スイッ
チとしてのｐチャネルＭＯＳトランジスタ、１０・・・
・・・外部制御端子、■・・・・・・電源端子。
Claims (2)
- （１）、同一チップ内に主回路部とこの主回路部用のバ
イアス試験回路とを内蔵し、 前記バイアス試験回路を、各入出力端子に各一つずつ接
続された抵抗及び当該各抵抗にその一端が接続されたス
イッチとにより構成し、 前記各スイッチの他端側を電源端子に接続するとともに
、該各スイッチの導通・非導通を制御する電圧信号印加
用の外部制御端子を設けたことを特徴とする試験回路内
蔵形集積回路。 - （２）、前記各スイッチが、前記制御端子が高レベルに
保持された場合に非導通状態を保ち、低レベルに保持さ
れた場合に導通状態を保つ素子であることを特徴とした
請求項１記載の試験回路内蔵形集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2033201A JPH03236252A (ja) | 1990-02-14 | 1990-02-14 | 試験回路内蔵形集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2033201A JPH03236252A (ja) | 1990-02-14 | 1990-02-14 | 試験回路内蔵形集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03236252A true JPH03236252A (ja) | 1991-10-22 |
Family
ID=12379860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2033201A Pending JPH03236252A (ja) | 1990-02-14 | 1990-02-14 | 試験回路内蔵形集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03236252A (ja) |
-
1990
- 1990-02-14 JP JP2033201A patent/JPH03236252A/ja active Pending
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