JPH03237681A - ダイナミックメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ダイナミック・ランダム・アクセス・メモリ
素子を使用したダイナミックメモリ装置に関する。

［従来技術］ 従来、この種のダイナミックメモリ装置は第３図に示す
ように　複数個のダイナミック・ランダム・アクセス・
メモリ（以下、ＤＲＡＭと略する。

）素子で構成されたバンク２１１〜２１ｎをｎ（ｎは正
の整数）個設けてなるメモリ２１と、メモリ制御回路２
２と、中央処理装置（以下、ＣＰＵと略する。）２３と
、メモリ・アドレス・マルチプレクサ２４とで構成され
る。

メモリ２１の各バンク２１１〜２１ｎは信号線２５１〜
２５ｎを介してメモリ制御回路２２と接続されており、
メモリ制御回路２２から信号線２５１〜２５ｎを通じて
、ロウ・アドレス・ストローブ信号（以下、ＲＡＳ信号
と略する。）と、コラム・アドレス・ストローブ信号（
以下、ＣＡＳ信号と略する。）と、ライト・イネーブル
信号（以下、ＷＥ倍信号略する。）とが入力される。

また、メモリ２１の各バンク２１１〜２ｉｎはアドレス
バス２６、メモリ・アドレス・マルチプレクサ２４を介
してＣＰＵ２３に接続されており、ＣＰＵ２３からのア
ドレス信号がメモリ・アドレス・マルチプレクサ２４を
通じて人力される。

メモリ・アドレス・マルチプレクサ２４はメモリ制御回
路２２と接続されており、ＣＰＵ２３からのアドレスを
ロウ・アドレスとコラム・アドレスとに時分割で切り換
えるためのマルチプレクサ・タイミング信号２７が前記
メモリ制御回路２２から入力される。

前記メモリ制御回路２２はＣＰＵ２３に接続されており
、ＣＰＵ２３からその動作を示す信号、即ち、メモリリ
フレッシュ動作を示すリフレッシュ信号２８と、メモリ
読み出し動作を示すリード信号２９と、メモリ書き込み
動作を示すライト信号３０が人力される。

以上のように構成されたダイナミックメモリ装置におい
て、リフレッシュ動作時に、ＣＰＵ２３は第４図（ａ）
に示すように常にはハイレベルにあるリフレッシュ信号
２８を一定時間ローレベルで出力する。メモリ制御回路
２２は、リフレッシュ信号２８がローレベルである間に
、各バンク２１１〜２ｉｎへ常にはハイレベルにあるＲ
ＡＳＩ〜ＲＡＳｎ信号（第４図（ｂ）〜（ｅ）に示す）
を同時にローレベルする。このことにより、全ＤＲＡＭ
素子のリフレッシュ動作が行なわれる。

［発明が解決しようとする課題］ しかしながら、上記ダイナミックメモリ装置は、ＣＰＵ
２３のリフレッシュ信号の出力時間を変更することがで
きず、リフレッシュ動作時には各バンクのＤＲＡＭ素子
が一斉にリフレッシュされるために多大なリフレッシュ
電流が流れ、これに伴ってノイズが発生し、装置の安定
性や信頼性を低下させる欠点がある。また、消費電力の
最大値に合わせて電源供給容量を大きく設定したり、ノ
イズを除去するために電源側にバイパスコンデンサを増
設する必要があり、装置の価格を増大させるという問題
点もある。

本発明は、上述した問題点を解決するためになされたも
のであり、リフレッシュ動作時に、中央処理装置を所定
時間ウェイト状態にし、その間にダイナミックメモリ手
段をメモリ容量単位で時分割的にリフレッシュして、リ
フレッシュ電流の発生を時間的に分散させることでノイ
ズの発生を抑制し、安定性や信頼性を高めると共に安価
なダイナミックメモリ装置を提供することを目的とする
。

［課題を解決するための手段］ この目的を達成するために、本発明のダイナミックメモ
リ装置は、記憶領域を複数のメモリ容量単位に分割され
たダイナミックメモリ手段と、そのダイナミックメモリ
手段に対してデータの読み出しと書き込みを行うと共に
リフレッシュ信号を一定時間出力する中央処理装置と、
その中央処理装置がリフレッシュ信号を出力したことを
検出し、中央処理装置を所定時間ウェイト状態にする制
御回路と、前記リフレッシュ信号が出力されている間に
前記ダイナミックメモリ手段をメモリ容量単位で時分割
的にリフレッシュ動作させるメモリ制御回路とを備えて
いる。

［作用］ 上記構成を備える本発明のダイナミックメモリ装置は、
中央処理装置がリフレッシュ信号を出力する。そのこと
を検出した制御回路は、中央処理装置を所定時間ウェイ
ト状態にする。この間、中央処理装置からリフレッシュ
信号が継続して出力され、メモリ制御回路はダイナミッ
クメモリ手段をメモリ容量単位で時分割してリフレッシ
ュ動作させる。

［実施例］ 以下、本発明を具体化した一実施例を第工図乃至第２図
を参照して説明する。

尚、第３図に示す従来のダイナミックメモリ装置と同一
の部材は、同一番号を付し、その詳細な説明は省略する
。

本発明におけるダイナミックメモリ装置は、ＣＰＵ２３
のリフレッシュ信号２８を出力する端子ＲＥとＣＰＵ２
３のウェイト端子ＷＡとの間に接続されるＣＰＵ制御回
路４０が、従来のダイナミックメモリ装置に付加されて
いる。このＣＰＵ制副回路４０は、ＣＰＵ２３のリフレ
ッシュ信号２８がローレベルに変わったことを検出する
と、所定時間ウェイト信号４２を出力する。尚、ＣＰＵ
制御回路４０のウェイト信号４２を出力する時間は、メ
モリ２１の各バンク２１１〜２ｉｎのリフレッシュ動作
を完了させるのに充分な長さを有する。

また、メモリ制御回路４４が備えられており、このメモ
リ制御回路４４は、メモリ・アドレス・マルチプレクサ
２４と接続されており、ＣＰＵ２３からのアドレスをロ
ウ・アドレスとコラム・アドレスとに時分割で切り換え
るためのマルチプレクサ・タイミング信号２７をメモリ
・アドレス・マルチプレクサ２４へ出力する。メモリ制
御回路４４はＣＰＵ２３にも接続されており、ＣＰＵ２
３からその動作を示す信号、即ち、メモリリフレッシュ
動作を示すリフレッシュ信号２８と、メモリ読み出し動
作を示すリード信号２９と、メモリ書き込み動作を示す
ライト信号３０が人力される。

さらに、メモリ制御回路４４は、メモリ２１の各バンク
２１１〜２１ｎに信号線４５１〜４５ｎを介して接続さ
れており、この信号線４５１〜４５ｎを通じて、ＣＡＳ
信号とＷＥ倍信号を出力する。

そして、メモリ制御回路４４はＣＰＵ２３からリフレッ
シュ信号２８が出力されると、前記信号線４５１〜４５
ｎを通じてＲＡＳ信号をメモリ２１の各バンク２１１〜
２１ｎへ順次出力する。

尚、メモリ２１によりダイナミックメモリ手段が、ＣＰ
Ｕ制御回路４０により制御回路が構成される。

以上のように構成されたダイナミックメモリ装置のメモ
リリフレッシュ時の動作を第２図を参照して説明する。

常には、ＣＰＵ２３がメモリ制御回路４４へ出力するリ
フレッシュ信号２８およびメモリ制御回路４４が信号線
４５１〜４５ｎを通じてメモリ２１の各バンク２１１〜
２１ｎへ出力するＲＡＳＩ信号〜ＲＡＳｎ信号はハイレ
ベルであり、ＣＰＵ制御回路４０がＣＰＵ２３へ出力す
るウェイト信号４２はローレベルである。

メモリリフレッシュ動作時、ＣＰＵ２３は第２図（ａ）
に示すようにリフレッシュ信号２８をローレベルで出力
する。ＣＰＵ制御回路４０はリフレッシュ信号２８がロ
ーレベルに変わったことを検出すると、第２図（ｂ）に
示すようにＣＰＵ２３へウェイト信号４２を所定時間ハ
イレベルで出力する。このことにより、ＣＰＵ２３はウ
ェイト状態になり、そのリフレッシュ信号２８をローレ
ベルで出力している状態が継続される。

また、メモリ制御回路４４はリフレッシュ信号２８がロ
ーレベルに変わると、まず、第２図（Ｃ）に示すように
信号線４５１を通じてメモリ２１のバンク２１１へ出力
しているＲＡＳＩ信号のみをローレベルに変える。ＲＡ
ＳＩ信号がローレベルに変わることで、バンク２１１の
ＤＲＡＭ素子のみがリフレッシュされる。次に、メモリ
制御回路４４はＲＡＳＩ信号をローレベルからハイレベ
ルに変えた後、第２図（ｄ）に示すように信号線４５２
を通じてバンク２１２へ出力しているＲＡＳ２信号のみ
をローレベルに変える。ＲＡＳ２信号がローレベルに変
わることで、バンク２１２のＤＲＡＭ素子のみがリフレ
ッシュされる。次に、メモリ制御回路４４はＲＡＳ２信
号をローレベルからハイレベルに変えた後、第２図（ｅ
）に示すように信号線４５３を通じてバンク２１３へ出
力しているＲＡＳ３信号のみをローレベルに変え、バン
ク２１３のＤＲＡＭ素子のみをリフレッシュさせる。以
後、メモリ制御回路４４は、各ＲＡＳ４信号〜ＲＡＳｎ
信号（第２図（ｆ）に示す）を順次−時的にローレベル
に変え、各バンク２１４〜２１ｎのＤＲＡＭ素子を順次
リフレッシュさせる。

ＣＰＵ制御回路４０は、第２図（ｂ）に示すよ・５に各
バンク２１１〜２１ｎのリフレッシュが終了する時点ま
でウェイト信号４２をハイレベルに保持しており、全バ
ンク２１１〜２１ｎのリフレッシュ動作の終了後にウェ
イト信号４２をローレベルに変える。このウェイト信号
４２がローレベルになると、ＣＰＵ２３はウェイト状態
が解除され、その後にリフレッシュ信号２８をハイレベ
ルに変えてリフレッシュ動作を終了する。

このように、上記ダイナミックメモリ装置は、ＣＰＵ２
３がリフレッシュ信号を出力したことを検出し、ＣＰＵ
２３を所定時間ウェイト状態にするＣＰＵ制御回路４０
を付加したことにより、メモリ制御回路４４がメモリ２
１の各バンク２１１〜２ｉｎを時分割でリフレッシュ動
作させることができる。このことにより、前記ダイナミ
ックメモリ装置は、リフレッシュ電流の発生を時間的に
分散させることでノイズの発生を抑制して安定性や信頼
性を高めることができ、また安価なものになる。

［発明の効果］ 以上詳述したことから明らかなように、本発明は、リフ
レッシュ動作時に、中央処理装置を所定時間ウェイト状
態にし、その間にダイナミックメモリ手段をメモリ容量
単位で時分割的にリフレッシュして、リフレッシュ電流
の発生を時間的に分散させることでノイズの発生を抑制
し、安定性や信頼性を高めると共に安価なダイナミック
メモリ装置を提供することができる。

【図面の簡単な説明】

第１図から第２図までは本発明を具体化した実施例を示
すもので、第１図は本実施例のブロック図、第２図は本
実施例のリフレッシュ動作時のタイミングチャートであ
る。第３図から第４図までは従来技術の一例を示すもの
で、第３図はブロック図、第４図はリフレッシュ動作時
のタイミングチャートである。 図中、２１はメモリ（ダイナミックメモリ手段）、２３
はＣＰＵ　（中央処理装置）、２８はリフレッシュ信号
、４０はＣＰＵ制御回路（制御回路）、４４はメモリ制
御回路である。

Claims (1)

1. 【特許請求の範囲】 １、記憶領域を複数のメモリ容量単位に分割されたダイ
   ナミックメモリ手段と、 そのダイナミックメモリ手段に対してデータの読み出し
   と書き込みを行うと共にリフレッシュ信号を一定時間出
   力する中央処理装置と、 その中央処理装置がリフレッシュ信号を出力したことを
   検出し、中央処理装置を所定時間ウェイト状態にする制
   御回路と、 前記リフレッシュ信号が出力されている間に前記ダイナ
   ミックメモリ手段をメモリ容量単位で時分割的にリフレ
   ッシュ動作させるメモリ制御回路と を備えたことを特徴とするダイナミックメモリ装置。